Via Stitching은 다른 층의 큰 Copper 영역을 서로 연결하는 기술로, 보드 구조를 통해 강한 수직 연결을 생성하여 낮은 임피던스와 짧은 반환 루프를 유지하는 데 도움을 줍니다. RF 설계에서 Stitching은 가드 링과 함께 사용되어 Via 벽을 만들어 전자기적으로 '조용한' PCB를 만드는 데 도움을 줍니다. Via Stitching은 그렇지 않으면 그들의 네트와 분리될 수 있는 Copper 영역을 해당 네트와 연결하는 데에도 사용될 수 있습니다.
Via 쉴딩은 다른 기능을 가지고 있습니다. RF 설계에서는 RF 신호를 전달하는 경로에서 크로스토크와 전자기 간섭을 줄이는 데 도움을 줍니다. Via 쉴드, 또는 Via 펜스 또는 피켓 펜스로 알려진 것은 신호의 경로 옆에 하나 이상의 Via 열을 배치하여 생성됩니다. Altium Designer에서 이것은 Via 쉴딩으로 언급됩니다.
Altium Designer는 Via Stitching과 Via 쉴딩을 모두 지원합니다. 아래 이미지에서, Shielding Via가 강조되어 있으며, 이미지 위로 커서를 이동하면 이 보드에 추가된 Stitching Via가 강조됩니다.
다양한 레이어에 Copper를 Stitching하고 경로 경로 옆에 Shielding Via 벽을 추가하기 위해 Via Stitching 및 Via Shielding 명령을 사용하세요(Stitching Via를 강조 표시하려면 마우스를 올려놓으세요).
먼저 Stitching Via에 대해 살펴보고, 그 다음에 Shielding Via에 대해 알아보겠습니다.
Stitching Via 추가하기
Via Stitching은 후처리로 실행되며, Copper의 여유 공간을 Stitching Via로 채웁니다. Via Stitching이 가능하려면, 서로 다른 레이어에 있는 지정된 Net에 연결된 Copper의 중첩 영역이 있어야 합니다. 지원되는 Copper 영역에는 필(Fills), Polygon(Polygons) 및 파워 플레인(Power Planes)이 포함됩니다.
특정 Net에 Stitching Via를 추가하려면 메뉴에서 Tools » Via Stitching/Shielding » Add Stitching to Net 명령을 선택합니다. Add Stitching to Net 대화 상자가 열리며, 여기서 Stitching Parameters Via Style 을 지정합니다.
Stitching Parameter
Stitching 파라미터는 Stitching Via의 배치 패턴과 Difference Net 및 Same Net 객체로부터의 Clearance를 제어합니다.
Constrain Area - 특정 영역에 Via Stitching을 제한하도록 설정합니다. 이 옵션을 선택한 후, 디자인 공간으로 이동합니다. 십자선 커서를 사용하여 제한 영역을 정의한 후, 오른쪽 클릭으로 대화 상자로 돌아갑니다.Edit Area - 제한 영역을 편집하려면 클릭합니다.Offset - X 및 Y 오프셋 거리를 입력합니다.Grid - 인접한 Stitching Via의 중심 사이의 거리입니다. Stitching Via는 적용 가능한 Design Rule을 위반하지 않도록 배치됩니다; 잠재적 Via 위치가 위반을 초래할 경우 해당 위치는 건너뜁니다.Stagger alternate rows - Shielding Via의 교대 Row은 Grid 값의 절반만큼 오프셋됩니다.
Same Net Clearance
Stitching Via의 Same Net Via 및 패드에 대한 Clearance를 제어하는 두 가지 방법이 있습니다:Default Via/Pad Clearance 를 사용합니다. Rule이 존재하는 경우, 설정 중 더 엄격한 설정이 적용됩니다. 이 옵션은 다음과 같이 작동합니다:
Create new clearance rule - 이 버튼을 클릭하면 Stitching Via 대(to) 다른 via/pad Design Rule이 생성됩니다. 이 Rule 설정은 잠재적 Stitching 위치가 유효한지를 보장하는 데 사용됩니다. 클릭하면 PCB Rule 및 Constraints 편집기 대화 상자 가 열리며, Rule Constraints 을 설정할 수 있습니다. Rule은 대화 상자에서 선택된 Net을 대상으로 이름이 지정되고 범위가 지정됩니다.Edit Clearance Rule - 적용 가능한 Design Rule이 이미 존재하는 경우, 이 버튼이 Create New Clearance Rule 버튼 대신 나타납니다. Constraints Rule 설정을 변경하려면 클릭합니다.Default Via/Pad Clearance - 이 정도의 Clearance가 존재하는 경우에만 잠재적 Stitching 위치에 Stitching Via가 배치됩니다. 잠재적 Stitching 위치는 Stitching 그리드에 의해 결정되므로, 이 설정보다 더 멀리 떨어져 있을 가능성이 높습니다.Min Boundary Clearance - 이 정도의 Clearance가 Polygon/Fill/Plane region의 가장자리까지 존재하는 경우에만 잠재적 Stitching 위치에 Stitching Via가 배치됩니다.
Difference Net의 객체에 대한 Stitching Via의 Clearance는 적용 가능한 Clearance Design Rule에 의해 제어됩니다. Stitching Via는 Design Rule을 위반할 경우, Stitching 위치에 배치되지 않습니다.
Via Style
Stitching Via Style 은 수동으로 구성하거나 Load values from Routing Via Style Rule 버튼을 클릭하여 적용 가능한 라우팅 Via 스타일 Design Rule에서 가져올 수 있습니다. 이 버튼을 클릭하면 Preferred Rule 설정이 로드됩니다.
Diameters
Simple - 모든 레이어를 통해 Via 스타일(홀 크기 및 직경)이 동일합니다.
Hole size - Via의 홀 크기 값을 지정합니다.Tolerance Mi n/Max - 홀 허용 오차 속성을 설정하면 보드의 핏과 한계를 결정하는 데 도움이 됩니다. 디자인의 최소(-) 및 최대(+) 홀 허용 오차를 지정합니다.Diameter - Via의 직경을 지정합니다.
Top-Middle-Bottom - 상단 레이어, 중간 레이어 및 하단 레이어에서 각각 다른 홀 크기 및 직경을 설정할 수 있습니다.
Hole size - Via의 홀 크기 값을 지정합니다.Tolerance Mi n/Max - 홀 허용 오차 속성을 설정하면 보드의 핏과 한계를 결정하는 데 도움이 됩니다. 디자인의 최소(-) 및 최대(+) 홀 허용 오차를 지정합니다.Top Layer - 상단 레이어의 Via 크기를 지정합니다.Middle Layer - 중간 레이어의 Via 크기를 지정합니다.Bottom Layer - 하단 레이어의 Via 크기를 지정합니다.
Full Stack - 모든 Signal Layer와 Plane을 포함하여 각 레이어에서 다른 홀 크기 및 직경을 편집할 수 있습니다.
Hole size - Via의 홀 크기 값을 지정합니다.Tolerance Mi n/Max - 홀 허용 오차 속성을 설정하면 보드의 적합성과 한계를 결정하는 데 도움이 됩니다. 설계에 대한 최소(-) 및 최대(+) 홀 허용 오차를 지정합니다.Edit Full Stack Via Sizes - 각 레이어 스택에 대한 Via 설정을 지정할 수 있는 Via 레이어 편집기 대화 상자를 열려면 클릭합니다.
Via Template
Template - 드롭다운에서 Via 템플릿을 선택합니다.Library - Via 템플릿이 연결된 라이브러리를 표시하고 해당 라이브러리에서 템플릿의 Unlink 옵션을 포함합니다.
Properties
Drill Pair - 이 Via가 시작되고 끝나는 레이어입니다.Net - Via가 현재 할당된 네트입니다. 필드를 클릭하고 드롭다운 목록에서 네트를 선택하여 네트 할당을 변경합니다. Via가 어떤 네트에도 연결되지 않도록 지정하려면 No Net 을 선택합니다. 원시물의 네트 속성은 PCB 객체가 합법적으로 배치되었는지를 결정하기 위해 설계 Rule 검사기에 의해 사용됩니다.Locked - Via가 그래픽으로 편집되는 것을 방지하기 위해 이 옵션을 활성화합니다. 위치가 중요한 Via를 잠급니다. 잠금된 객체를 편집하려고 하면, 객체가 잠금되었음을 알리고 작업을 진행할지 묻는 메시지가 표시됩니다. 이 옵션을 선택하지 않으면, 객체는 확인 없이 자유롭게 편집될 수 있습니다.
Start Layer 및 End Layer 설정은 Via를 다음 유형 중 하나로 정의합니다:Multi-layer (Thru-Hole) - 이 유형의 Via는 최상위 레이어에서 하위 레이어로 통과하며 모든 내부 신호 레이어에 연결할 수 있습니다.Blind - 보드 표면에서 내부 전기 층으로 연결되는 이러한 유형의 Via.Buried - 이 유형의 Via는 하나의 내부 전기 층에서 다른 내부 전기 층으로 연결됩니다.
Solder Mask Expansions (솔더마스크 확장)
Expansion value from rules - 기존 솔더 마스크 확장 규칙을 이 패드 개체에 적용할 수 있도록 이 옵션을 활성화합니다. PCB Rules and Constraints Editor(PCB 규칙 및 제약 조건 편집기) 대화 상자에서 Mask design category(마스크 설계) 항목을 선택합니다.Specify expansion value - 이 옵션을 사용하여 확장 값을 편집하면 이 패드에 대해 솔더 마스크 확장 설계 규칙이 재정의됩니다.Force complete tenting on top - 솔더 마스크 확장 설계 규칙의 모든 솔더 마스크 설정을 재정의할 수 있으며, 이 패드의 상단 레이어에 솔더 마스크가 열리지 않습니다. Force complete tenting on bottom - 솔더 마스크 확장 설계 규칙에서 솔더 마스크 설정을 재정의하여 이 패드의 바닥층에 솔더 마스크에 구멍이 나지 않도록 합니다. 이 옵션을 비활성화하면 이 패드는 솔더 마스크 확장 규칙 또는 특정 확장 값의 영향을 받습니다.
Additional Controls
Via Types - 활성화한 레이어 스택에 대한 Via Type을 구성할 수 있는 Layer Stack Manager를 엽니다.
Tips
Stitching이 완료되면 해당 Polygon Connect Style Design Rule에서 릴리프 Connect Style을 지정하는 경우, Polygon을 Repour해야합니다.
Tools » Via Stitching » Remove Via Stitching Group Stitching 그룹 명령을 실행한 다음 그룹의 임의의 Via를 클릭하여 제거할 수 있습니다.
Stitching 알고리즘 선택한 Net을 사용하여 Stitching 알고리즘은 Net에 부착된 모든 Fill, Polygon, Power Plane을 식별하고, 지정된 Via 및 Stitching 패턴을 사용하여 보드를 통해 연결을 시도합니다.
Via Stitching 알고리즘은 다음과 같은 방식으로 Polygon, Fills 및 Plane을 처리합니다:
동일한 Net에 속한 Polygon과 Fill은 서로 다른 레이어에서 겹치는 부분에서 Stitching됩니다. 다른 Net에 속한 Polygon이나 Fill이 해당 영역(다른 레이어에서) 내에서 겹칠 경우, 그 지역에서는 Stitching이 적용되지 않습니다 . 다른 Net에 속한 겹치는 Plane 영역은 통과됩니다.
Target되는 Net에 겹치는 Plane 영역은, 다른 Net에 속한 Plane 영역(다른 레이어에)이 존재하더라도 항상 Stitching됩니다. 동일한 영역에서 Polygon이나 Fill이 겹치는 경우 위의 Rule 1번이 적용됩니다.
이 두 Rule을 요약하면 다음과 같습니다. 다른 Layer, 다른 Net의 Plane Layer에서는 항상 Stitching Via가 뚫리지만, Stitching Via가 필요한 영역에 다른 Net의 Polygon이 포함되어 있는 경우, 임시로 그 Polygon을 Shelve 처리하고, Stitching Via를 정의한 다음, Shelve를 다시 해제하고 Polygon을 다시 Repour하세요. Polygon Shelve 및 Repour 에 대해 자세히 알아보세요.
Stitching Parameter 구성하기
먼저 Stitching에 사용될 Net 을 선택하세요. 이것은 Load values from Routing Via Style Rule 버튼을 클릭하는 등 다른 옵션의 동작에 영향을 미칩니다. Net 드롭다운은 대화 상자의 아래쪽 중앙에 위치해 있습니다.
Grid 는 인접한 Stitching Via의 중심 사이의 거리이며 X와 Y 방향에 적용됩니다. 잠재적인 Via 위치가 위반을 초래할 경우, 해당 사이트는 건너뜁니다.Stagger alternate rows 옵션이 활성화되면, Stitching Via의 교대 행이 Grid 값의 절반만큼 오프셋됩니다.Same Net Clearance 옵션은 동일 네트의 Via와 패드 사이의 Clearance를 제어합니다. 동일 네트 객체 간의 Clearance를 제어하는 두 가지 방법이 있습니다. 적용 가능한 Clearance Design Rule을 사용하거나 대화 상자에 지정된 Default Via/Pad Clearance 를 사용합니다. 적용 가능한 Rule이 있다면, 이 두 설정 중 더 엄격한 설정이 사용됩니다. Create new clearance rule 버튼을 사용하여 Default Via/Pad Clearance 필드에 입력한 설정을 기반으로 Rule 대화 상자에 새 Clearance Design Rule을 추가하세요.Stitching Via Style 은 수동으로 구성할 수 있으며, Template 드롭다운에서 사용 가능한 것을 선택하거나, Load values from Routing Via Style Rule 버튼을 클릭하여 적용 가능한 Routing Via Style Design Rule에서 가져올 수 있습니다. 이 버튼을 클릭하면 Preferred Rule 설정이 로드됩니다.
각 Stitching Via 세트는 Union에 추가되며, PCB 패널을 Union Mode 로 설정하여 Via Stitching 세트에 포함된 Via를 찾아보고 검토할 수 있습니다.
Stitching 세트는 Tools » Via Stitching » Remove Via Stitching Group 명령을 실행한 다음, 해당 세트의 Via 중 하나를 클릭하여 제거할 수 있습니다.
Via Stitching을 특정 영역으로 제한하기
전체 보드를 커버하는 것뿐만 아니라, Stitching Via는 사용자 정의 영역으로 제한될 수 있습니다. Stitching이 사용자 정의 영역 내에 있을 때, 해당 Via 영역은 필요에 따라 상호 작용적으로 이동하고 크기를 조정할 수 있습니다.
사용자 정의 영역에 Stitching Via를 제한하려면 Constrain Area 옵션을 활성화하세요.
특정 영역에 Via Stitching을 제한하려면 위에 표시된 것처럼 Add Stitching to Net 대화 상자에서 Constrain Area 체크박스를 활성화하세요. 이 옵션을 활성화하면 대화 상자가 닫히고 커서가 십자선으로 변경되어 영역을 정의할 준비가 됩니다Select the first point of the area 고 안내할 것입니다.
Via Stitching 영역을 정의하는 과정은 솔리드 영역이나 Polygon을 정의하는 것과 동일합니다. 다음과 같이 하세요:
일련의 꼭짓점(모서리)을 정의하기 위해 클릭하고,
배치 모드에서 나와 영역을 자동으로 닫고 완성하기 위해 오른쪽 클릭합니다.
Shift+Spacebar 를 눌러 모서리 모드를 순환합니다(직각 모서리 모드가 가장 적합할 수 있습니다),Spacebar 를 눌러 모서리 방향을 전환합니다,각 클릭으로 1개 또는 2개의 모서리를 배치하는 것을 전환하기 위해 1 단축키를 누릅니다.
Shift+Spacebar 을 눌러 코너 모드를 순환하고, Spacebar 를 눌러 코너 방향을 토글하며, 1 을 눌러 클릭당 1개 또는 2개의 에지를 배치하는 것을 토글합니다.Add Stitching to Net 대화 상자로 돌아갑니다. 이 작업이 완료되면 OK 을 클릭하십시오. 그러면 Altium Designer가 영역을 분석하고 잠재적인 Via 위치를 식별한 후 Stitching Via를 배치합니다.
사용자 정의 Via Stitching 영역 수정하기
각각의 독특한 Via Stitching 영역에 있는 Via 세트는 Union으로 묶입니다 . (PCB Editor가 단일 그룹으로 인식하는 객체 세트임)
영역에 제한된 Via Stitching을 수정하려면:
하나 이상의 Stitching Via를 포함하도록 사각형을 선택하여 (왼쪽에서 오른쪽으로) 드래그합니다. Stitching 영역의 경계가 아래 애니메이션과 같이 표시됩니다.
Stitching Union을 이동하려면 - 영역 내에서 커서를 위치시키고, 이동 커서
가장자리를 이동하여 Stitching Union의 크기를 조정하려면 - 커서를 가장자리 위에 위치시키고, 가장자리 이동 커서
꼭짓점을 이동하여 Stitching Union의 크기를 조정하려면 - 커서를 가장자리 위에 위치시키고, 꼭짓점 이동 커서
마우스 버튼을 놓으면 Re-generate via stitching (Via Stitching을 다시 생성하시겠습니까)? 라는 메시지가 표시되며, 새 위치/형태로 Via Stitching을 업데이트하려면 Yes 를 클릭합니다.
선택 창을 드래그하여 Stitching 영역을 선택한 다음, 마우스를 위치시켜 올바른 커서를 얻어 이동하거나 크기를 조정합니다.
라우팅된 Net 주변에 Via 쉴드를 배치하려면 메뉴에서 Tools » Via Stitching/Shielding » Add Shielding to Net 명령을 선택하세요. Net에 Add Shielding to Net 대화 상자가 나타나며, 필요에 따라 Shielding Parameters 와 Via Style 을 구성할 수 있습니다. Via는 선택한 Net의 양쪽에 배치되며, 적용 가능한 설계 Rule을 준수하는 Via를 배치할 수 있는 곳이라면 어디든 배치됩니다.
Net에 Shielding 추가하기 대화 상자의 옵션 및 컨트롤
쉴딩 파라미터는 Shielding Via의 배치 패턴과 다른 네트 및 동일 네트 객체로부터의 여유 공간을 제어합니다.
Net to shield - Shielding Via를 배치할 네트.Selected Objects - Net to shield 필드에서 선택된 네트 대신 선택된 객체 주변에 Shielding Via를 배치합니다. 여러 선택된 네트를 쉴딩하는 데에도 사용할 수 있습니다.Stagger alternate rows - Shielding Via의 교대 행이 Grid 값의 절반만큼 오프셋됩니다.Row Spacing - Rows 설정이 1보다 클 때 Shielding Via 행 사이의 간격(가장자리에서 가장자리까지의 분리).Distance - 쉴딩된 네트 트랙 세그먼트의 가장자리로부터 Shielding Via의 가장자리까지의 분리.Grid - 인접한 Shielding Via의 가장자리 사이의 거리. Shielding Via는 적용 가능한 설계 Rule을 위반하지 않도록 배치됩니다. 잠재적인 Via 위치가 위반을 초래할 경우 해당 위치는 건너뜁니다.Rows - Shielding Via의 행 수.Add shielding copper - Via Net 필드에 지정된 네트에 연결된 Shielding Via가 차지하는 영역 위에 Polygon을 배치합니다. Polygon은 적용 가능한 Clearance constraint 및 Polygon Connect Style Design Rule에 따라 정의됩니다.Add clearance cutout - 쉴딩된 네트 주변에 Polygon Cutout을 포함시키고, Distance 필드에 지정된 거리만큼 네트에서 후퇴시킵니다. 적용 가능한 Clearance constraint Design Rule과 다른 여유가 필요한 경우 이 옵션을 사용합니다.
Via Style
Shielding Via Style 은 원하는 스타일을 수동으로 선택하거나 Load values from Routing Via Style Rule 버튼을 클릭하여 적용 가능한 라우팅 Via 스타일 설계 Rule에서 가져올 수 있습니다.Preferred Rule 설정이 로드됩니다.
Diameters
Simple - 모든 레이어를 통해 Via 스타일(홀 크기 및 직경)이 동일합니다.
Hole size - Via의 홀 크기 값을 지정합니다.Tolerance Mi n/Max - 홀 허용 오차 속성을 설정하면 보드의 적합성과 한계를 결정하는 데 도움이 됩니다. 설계에 대한 최소(-) 및 최대(+) 홀 허용 오차를 지정합니다.Diameter - Via의 직경을 지정합니다.
Top-Middle-Bottom - 상단 레이어, 중간 레이어 및 하단 레이어에서 다른 홀 크기 및 직경을 설정할 수 있습니다.
Hole size - Via의 홀 크기 값을 지정합니다.Tolerance Mi n/Max - 홀 허용 오차 속성을 설정하면 보드의 적합성과 한계를 결정하는 데 도움이 됩니다. 설계에 대한 최소(-) 및 최대(+) 홀 허용 오차를 지정합니다.Top Layer - 상단 레이어에 대한 Via 크기를 지정합니다.Middle Layer - 중간 레이어에 대한 Via 크기를 지정합니다.Bottom Layer - 하단 레이어에 대한 Via 크기를 지정합니다.
Full Stack - 각 레이어(모든 Signal Layer 및 Plane 포함)에서 다른 홀 크기 및 직경을 편집할 수 있습니다.
Hole size - Via의 홀 크기 값을 지정합니다.Tolerance Mi n/Max - 홀 허용 오차 속성을 설정하면 보드의 적합성과 한계를 결정하는 데 도움이 됩니다. 설계에 대한 최소(-) 및 최대(+) 홀 허용 오차를 지정합니다.Edit Full Stack Via Sizes - 각 레이어 스택에 대한 설정을 통해 지정할 수 있는 Via Layer Editor 대화 상자를 엽니다.
Shielding Via Parameter 구성하기
Add Shielding to Net 대화 상자 및 Shielding Via 사용에 대한 주의사항:
Stitching할 Net 을 먼저 선택합니다, 예를들 Load values from Routing Via Style Rule 버튼을 클릭하면 다른 옵션의 동작에 영향을 미칩니다.
Selected Objects 옵션을 사용한 Partial net 또는 multiple-net Stitching:
전체 네트를 Stitching하지 않으려면 먼저 필요한 트랙 세그먼트를 선택하고, Add Shielding to Net 명령을 실행한 다음, Selected Objects 옵션을 활성화합니다.
인접한 여러 Net을 Stitching하려면 Net을 선택하고 Selected Objects 옵션을 활성화한 상태로 Stitching합니다.
Multiple-net Selected Objects 을 사용하거나 Net to Shield 드롭다운 메뉴에서 differential pair Net 중 하나를 선택하여, differential pair을 Stitching할 수 있습니다.
Add shielding copper 을 사용하여 쉴딩 Via를 둘러싸는 Polygon을 추가하고, Add clearance cutout 옵션을 포함하여 Polygon을 잘라내어 Via를 둘러싸도록 합니다. 이 옵션에 대해 자세히 알아보려면 아래 Including Shielding Copper with the Stitching 을 읽어보세요.쉴딩 Via Style 은 수동으로 구성할 수도 있고, Template 드롭다운에서 사용할 수 있는 것 중에서 선택할 수도 있고, Load values from Routing Via Style Rule 버튼을 클릭하여 해당Routing Via Style Design rule에서 가져올 수도 있습니다. 이 버튼을 클릭하면 Preferred 룰 세팅이 로드됩니다.
Shielding Via의 크기와 위치는 정확한 과학이 아니지만, 경험적 테스트를 기반으로 한 지침이 있습니다.
아래 참조된 토론 포럼에서 언급된 바와 같이 (5) 포럼 토론은 또한 기술 노트(6) 를 참조하는데, "일반적인 경험칙은 스티치 Via를 λ λ
M K Armstrong은 그의 논문 PCB 설계 기법: 최저 비용 EMC 준수 파트 1 (7) 에서 다음과 같이 권장합니다:
"Stitching은 최대 λ /20 간격으로, 스텁 길이는 이보다 길지 않아야 합니다. 이는 실제로 다층 설계에서 어떤 접지 필을 접지면에 Stitching할 때 매우 좋은 Rule입니다. λ 는 설계에 대한 가장 높은 유의미한 주파수의 파장입니다(알려지지 않았다면 1GHz의 주파수를 가정) 여기서:
f = C / λ
NB: C(빛의 속도)는 FR4 유전체 PCB를 통해 전파되는 EM 방사선의 자유 공간 속도의 약 60%가 될 것입니다."
Stitching과 함께 Shielding Copper 포함하기
라우팅의 각 측면에 Shielding Via를 추가하는 것뿐만 아니라, 아래 이미지에서 보이듯이 Shielding Copper도 포함할 수 있습니다. 이를 위해 Add shielding copper 옵션을 활성화하세요. 이 Copper는 Polygon으로 생성되므로, 적용 가능한 Clearance 및 Polygon Connect Style Design Rule을 준수합니다.
Add shielding copper 옵션은 Shielding Via를 둘러싸는 Polygon을 추가합니다. 쉴딩된 Net으로부터 멀리 떨어진 Polygon 가장자리는 Via의 가장자리에 닿게 됩니다. 쉴딩 Net에 인접한 Polygon 가장자리는 적용 가능한 Clearance 설계 Rule에 따라 Net으로부터 뒤로 설정됩니다.Add clearance cutout 옵션이 활성화되어 있으면, Polygon은 대신 Add Shielding to Net 대화 상자의 Distance 설정에 따라 쉴딩된 Net으로부터 뒤로 설정됩니다. 아래 이미지 위로 커서를 올려 차이를 확인하세요.
Clearance Cutout 옵션이 활성화된 상태에서 네트 주변에 실드 Via를 배치, 이미지 위로 커서를 이동시켜 Clearance Cutout 옵션을 비활성화합니다.
Shielding Via와 Shielding Copper(Polygon) 사이의 Connect Style은 Polygon Connect Style 설계 Rule을 포함함으로써 제어할 수 있으며, 이 Rule은 Shielding Via와 Polygon을 대상으로 합니다.InViaShielding 쿼리 키워드를 사용하세요.
Stitching 또는 Shielding 배열의 일부인 Via 식별하기
Stitching 또는 Shielding 배열의 각 Via는 아래 이미지에서 보여지는 것처럼, Net 이름에 문자열을 추가함으로써 식별됩니다. 예를 들어 [VS1]과 같습니다. 여기서:
VS - V ia S titching, 이 수치는 이 Via가 동일한 식별자를 가진 다른 Via와 동일한 Stitching Union에 속하는 것으로 식별합니다.VSH - V ia SH ielding, 이 수치는 이 Via가 동일한 식별자를 가진 다른 Via와 동일한 Via 쉴딩 Union에 속하는 것으로 식별합니다.
배열에 속한 Via는 [Via Shielding group 1]의 경우 [VS1], [Via SHielding group 4]의 경우 [VSH4]와 같이 추가 문자열이 그들의 Net 이름에 추가됩니다.
Stitching 또는 Shielding Via 선택 또는 편집하기
Stitching/Shielding Via 배열을 작업하는 과정을 단순화하기 위해, 두 종류의 Via는 자동으로 하나의 Union으로 묶입니다.
PCB Panel을 사용하여 Selecting
배열을 선택하려면, PCB 패널을 Union 모드로 전환하고 필요한 Via Stitching 또는 Via Shielding Union을 선택하세요. 패널에서 Select 체크박스가 활성화되어 있으면 해당 배열의 모든 Via가 선택됩니다(아래 이미지에서 보이듯이). 또는 배열의 어떤 Via를 더블 클릭하여 Properties Panel을 열고 배열을 편집할 수 있습니다.
PCB 패널을 Unions 모드로 사용하여 Stitching 또는 쉴딩 배열의 모든 Via를 선택하세요. 이 이미지에서는 네 개의 Via 쉴딩 유니언이 모두 선택되었습니다.
상호 작용을 통한 Selecting
Selecting 동작:
개별 스티칭/실딩 Via를 선택하여 삭제할 수 있습니다.
만약 Popup Selection Dialog (Preferences Option의 PCB Editor - General 섹션) 옵션이 활성화된 경우, Union에 속한 개별 Via를 클릭하면 위 이미지와 같이 Union이 포함된 목록이 표시됩니다. Union을 선택하면 해당 Union을 작업 공간에서 삭제할 수 있습니다.
팝업 선택 대화상자가 활성화되지 않은 경우, Union에 속한 개별 Via를 클릭하면 다음과 같은 방식으로 동작합니다:
첫 번째 클릭 시 개별 Via가 선택됩니다.
두 번째 이후 클릭은 중복되는 개체가 있을 때 사용되는 선택 순서에서 다음 개체를 선택합니다(예: component, polygon, via union을 통해 해당 개체가 커서 아래에 있는 경우).
또는 첫 번째 클릭으로 개별 Via를 선택한 후, Shift+Tab 단축키를 눌러 Select Overlapping 명령을 호출합니다. Shift+Tab 을 계속 눌러 중첩된 객체를 순환시켜서, 차례로 각각을 선택하도록 합니다.
이 페이지의 Modifying a User-Defined Via Stitching Area 섹션의 에니메이션에 표시된 것처럼, 제한된 영역의 Stitching Union은 Union 내의 임의의 Via 주위의 선택 창을 드래그(좌에서 우로 드래그)하여 선택할 수 있습니다.
Stitching 또는 Shielding Via 편집하기
Stitching 또는 Shielding Via 세트의 속성은 선택된 후 Via Stitching 또는 Via Shielding 모드의 Properties Panel에서 편집할 수 있습니다.
Via 쉴딩을 편집하는 예시입니다.
패널에서 어떤 속성이든 편집되는 즉시, 패널 상단에 Changes pending 메시지와 버튼이 나타납니다 - 편집 작업을 완료하려면 Apply 링크를 클릭하세요.
다음 접을 수 있는 섹션들은 Via 쉴딩 옵션과 사용 가능한 컨트롤에 대한 정보를 담고 있습니다:
