制御インピーダンスを持つPCB上でのインタラクティブ配線

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デバイスのスイッチング速度が上がるにつれて、制御インピーダンス配線はデジタル設計者にとって注目の話題となっています。この記事では、シグナルインテグリティ解析エンジンを使用してコンポーネントのインピーダンスをマッチさせ、PCBエディターの制御インピーダンス配線機能をどのように使用するかを紹介します。

エンジニアリングの世界にはこんな言葉があります - デジタル設計で働く電子エンジニアには、シグナルインテグリティの問題を経験した人と、そのうち経験する人の二種類しかいない。数年前までは、シグナルインテグリティは専門家のための用語であり、高速設計でのみ対処する必要がありました。しかし、これらの高速設計でのデバイススイッチング速度はもはや特別なものではなく、実際には急速に標準になりつつあります。集積回路技術の向上によりトランジスタのサイズが小さくなるにつれて、それらがスイッチする速度は上がります。そして、このスイッチング速度がデジタル信号の整合性に影響を与えるのです。

幸いにも、良い設計原則に従い、制御インピーダンスボードとして設計を実装することで、多くの潜在的な信号整合性の問題を回避することができます。これを達成するには特定の設計ツールの能力が必要です - リンギングや反射の問題を持つ可能性のあるネットを検出できる分析ツールと、正しい配線インピーダンスを達成できるボード設計ツールが必要です。Altium DesignerのPCBエディタにはこれらの機能があります。

この記事では、何が信号整合性の問題を引き起こすのか、そしてあなたのボードがそれらの問題に悩まされる可能性があるかどうかを理解するのに役立ちます。また、潜在的なシグナルインテグリティ問題を最小限に抑えるために採用する必要がある2つの設計アプローチ - コンポーネントのインピーダンスのマッチングと、制御インピーダンス配線についても議論します。

配線が回路の一部になるとき

デバイスのスイッチング速度が上がるにつれて、プリント基板の設計者と製造業者への要求も高まります。信号スイッチングエッジの長さが、それを運ぶPCBトレースの長さよりも短くなると、そのトレースは回路の一部として扱わなければなりません。そのトレースにはインピーダンスがあり、特性インピーダンス（Zo）と呼ばれます。

これらの追加回路要素の影響を管理する最良の方法は、特性インピーダンスが長さ全体で一貫しているようにトレースの配線を設計することです。これは制御インピーダンス配線と呼ばれる技術です。

トレース配線のインピーダンスは以下によって定義されます：

• トレースの断面積 - トレースの幅、高さ（銅の厚さ）、およびエッチングプロセス中に作成されたトレースの端の傾斜から決定されます。
• トレースから基準平面までの距離 - 信号エネルギーの戻り経路は、信号の経路と同じくらい重要であり、この戻り経路は隣接する基準平面内の信号経路に沿っています。
• 周囲の材料の特性 - 信号内のエネルギーはトレースの銅内に含まれているわけではなく、スキン効果により、トレースを取り巻く誘電体材料を通っても伝わります。誘電体材料の誘電率は、その誘電体がそのエネルギーの流れにどれだけ影響を与えるかの尺度を与えます。

Simbeorインピーダンス計算機は、指定されたインピーダンスを達成するために必要な幅を計算します。

制御インピーダンス配線は必要ですか？

制御インピーダンス配線を気にする必要がありますか、とあなたは尋ねるかもしれません。

理想的な状況では、コンポーネントの出力ピンから出るエネルギー全てがPCB上の接続されたトラックに結合され、PCBの配線を通じて他端の負荷入力ピンまで流れ、その負荷によって吸収されます。もし全てのエネルギーが負荷によって吸収されない場合、残ったエネルギーはPCBの配線に反射して、ソースの出力ピンまで流れることがあります。この反射エネルギーは元の信号と相互作用し、エネルギーの極性に応じてそれに加算されたり減算されたりして、リンギングを引き起こします。リンギングが十分に大きい場合、信号の整合性に影響を与え、予測不可能で誤った回路動作を引き起こす可能性があります。

では、このような状況が発生するかどうかをどうやって知ることができるのでしょうか？ソースピンがエッジ遷移を完了させ、その信号がロードピンに到達する前に、反射エネルギーの影響を受ける条件が存在します。シグナルインテグリティの問題が発生する可能性があるかどうかを判断するために使用される一般的な経験則に、「1/3立ち上がり時間」ルールがあります。このルールは、トレースが立ち上がり時間の1/3よりも長い場合、反射（リンギング）が発生する可能性があると述べています。ソースピンの立ち上がり時間が1ナノ秒である場合、0.33ナノ秒（FR4で約2インチ）よりも長いルートは、信号整合性の問題の候補である伝送線とみなされなければなりません。このような立ち上がり時間を持つデバイスを使用し、このような長さの配線を行うことが分かっている場合、PCB上で信号整合性の問題が発生する可能性があります。

インピーダンスをどのように制御しますか？

ソースと負荷の間でエネルギーが往復して反射される状況をどのように避けますか？それを避ける方法は、インピーダンスを一致させることです。インピーダンスの一致は、すべてのエネルギーがソースから配線に、そして配線から負荷に結合されることを保証します。インピーダンスに関してボードを配線することは、制御インピーダンス配線と呼ばれるか、別の言い方をすると、インピーダンスが管理されたボードは制御インピーダンスPCBと呼ばれます。

インピーダンスの一致を達成するには、2つの異なる要素があります：1つ目はコンポーネントの一致、2つ目は必要なインピーダンスを与えるためにボードを配線することです。

コンポーネントのインピーダンス一致

配線だけでは制御インピーダンスPCBを達成することはできません。まず、コンポーネントのインピーダンスを確認し、必要に応じて一致させる必要があります。

理想的には、設計キャプチャフェーズで潜在的な信号整合性の問題を引き起こす可能性のあるネットを検出し、ボード設計プロセスが始まる前に追加の終端部品を含めることができます。出力ピンは低インピーダンスで、入力ピンは高インピーダンスであるため、インピーダンスマッチングを達成するために設計に終端部品を追加する必要がある可能性が高いです。

回路図キャプチャ段階で設計に対して信号整合性分析を実行することができます。Tools » Signal Integrityコマンドを実行すると、しばしばErrors or Warningsダイアログが表示され、すべてのコンポーネントに信号整合性モデルが割り当てられていないことを示します。信号整合性分析エンジンは、コンポーネントの指定に基づいてデフォルトモデルを自動的に選択します。Continueをクリックしてデフォルトを使用するか、Model Assignmentsをクリックしてモデルを調査および変更します。Signal Integrity Model Assignmentsダイアログには、Signal IntegrityパネルのModel Assignmentsボタンからいつでもアクセスできます。

設計の分析

Tools » Signal Integrityコマンドを実行すると、設計が分析され、潜在的な問題があるネットがSignal Integrityパネルに識別されます。下記の通りです。

設計キャプチャ中に潜在的なシグナルインテグリティ問題をテストします。

パネルから、選択したネット（または複数のネット）に対して反射解析を実行できます。左側には、設計内のすべてのネットの解析結果が表示されます。ネットを選択して、 ボタンをクリックするか（またはネット名をダブルクリックする）と、そのネットがパネルの右側にあるNetフィールドに転送されます。そこでは、そのネットの詳細な解析を実行できます。これには以下が含まれます：

• そのネット内のピンを調べ、シングルクリックでそのピンの回路図にクロスプローブできるか、ダブルクリックでそのピンに割り当てられたモデルをチェックして設定できます。

• そのネットに対して一つ以上の理論的終端オプションを有効にします。

• ネットに対して反射解析を実行し、ネット内の各ピンでの挙動を示す波形のセットを生成します。

このパネルでは、可能な終端構成と値を実験できます。上記の画像に示されているSignal IntegrityパネルのTermination領域にSerial Resオプションが有効になっていることに注意してください。その下のパネルのセクションには、シリーズ終端抵抗器が表示されます。これは、反射解析に使用される最小および最大理論シリーズ終端抵抗値を定義する場所です（独自の値を入力するにはSuggestチェックボックスを無効にします）。

結果の探索

Reflection Waveformsボタンをクリックすると、そのネットに対して正確な反射分析が実行され、結果が新しい波形ウィンドウ(*.SDF)に表示されます。

波形ウィンドウには以下が含まれます：

• 分析される各ネットごとにチャートがあり、ウィンドウの下部にあるタブをクリックしてチャート間を切り替えます。
• 各チャートには、そのネットの各ピンにおける信号の挙動を示すプロットが含まれます。

以下の画像は、前のパネル画像で選択されたネットの入力ピンでの結果のグラフを2つ示しています。最初のグラフは終端なしのネットの入力ピンで、2番目のグラフは元の終端なしのネットに対して、理論的な直列終端抵抗がソースピンに含まれている5つのスイープを含む6つのスイープを示しています。

反射解析は5回のパスで実行されました（Sweep Stepsオプションの値 = 5）、理論的な終端抵抗がMin = 20オームからMax = 60オームまでステップします。5回のパス（最初のパスは20オーム、最後のパスは60オーム）はグラフの右側にリストされています。各ラベルをクリックすると、その結果が強調表示され、右下に理論的な終端抵抗値が表示されます。このネットに対して、40オームの直列終端抵抗が右の画像で選択されたグラフを生成します。

左のグラフは、信号整合性の問題を潜在的に抱えるネットの反射分析を示しています。右のグラフは、約40オームの理論的な直列終端抵抗器が追加された同じネットです。

配線インピーダンスを決定するものは何か？

制御インピーダンスPCBを実現するための第二のステップは、トラックが定義されたインピーダンスを持つようにボードを配線することです。信号配線のインピーダンスに影響を与える要因には、ルートの寸法やPCBの製造に使用される材料の特性などがあります。

PCBエディタには、SimberianからのSimbeor®電磁シグナルインテグリティエンジンが含まれています。Simbeorのモデル精度は、3D全波解析、ベンチマーキング、および実験的検証のための高度なアルゴリズムの使用を通じて検証されています。Simbeorエンジンは、すべての現代のボード構造と材料をサポートしています。

Simbeor SFS

インピーダンスはSimbeor SFS、準静的フィールド解法によって計算されます。Simbeor SFSは、収束、比較、測定によって検証された、モーメント法に基づく高度な準静的2Dフィールド解法です。この解法は誘電体と導体の境界をメッシュ化し、対応する方程式を解いて、テレグラフ方程式のための周波数依存のRLGC行列を構築します。

Simbeor SFSは全波解法ではありませんが、PCBのインターコネクトにおけるインピーダンス、遅延、または減衰を評価するためには、これが必要ではありません。これは、そこで伝播する波が準TEMの性質を持っているためです。そのような波は、準静的2Dフィールド解法で抽出されたRLGCパラメーターを用いて正確にシミュレートすることができます。

Simbeor SFS解法のユニークな特性の一つは、導体の粗さモデルをサポートしていることです。ただし、多層導体モデル（めっき）はサポートされておらず、粗さはすべての導体に共通です。解法は準静的です。なぜなら、高周波でのマイクロストリップラインで発生する高周波分散（高周波数での高い誘電率を持つ誘電体内の場の高濃度化）を解に含まないからです。

► Simberian電磁シグナルインテグリティ技術についてもっと学ぶ

サポートされるPCB構造

以下のPCB構造に対してインピーダンスを計算できます：

• マイクロストリップ
• 対称ストライプライン
• 非対称ストライプライン
• 単一および差動共面構造
• 異なる誘電特性を持つ複数の隣接する誘電体層。

制御インピーダンス配線用のPCBの設定

制御インピーダンス配線は、特定のインピーダンスを提供するために、ルートの寸法とボード材料の特性を設定することに関係しています。これはPCBエディタのLayer Stack Managerで行われます。Layer Stack Managerを開くには、メインメニューからDesign » Layer Stack Managerを選択します。Layer Stack Managerは、回路図シート、PCB、および他のドキュメントタイプと同じように、ドキュメントエディタで開きます。

特定のインピーダンスを供給するために必要なトレース幅は、Layer Stack ManagerのImpedanceタブで設定されたインピーダンスプロファイルの一部として計算されます。

以下に基づいています：

• Impedanceタブで設定するTarget Impedance、Target Tolerance、およびRoughnessの値、および

• Stackupタブで定義された材料設定に基づきます。これには以下が含まれます：

  • 信号層の厚さ、

  • 周囲の誘電体層の厚さ（基準平面からの距離）、および

  • 誘電体材料の特性（誘電率Dk、および損失因子Df）。

これらが正しく設定されると、インピーダンス計算機は以下を計算するために十分な情報を持っています：

• トレース幅

• 計算されたインピーダンス (Z)

• インピーダンス偏差 (Z 偏差)

• 伝搬遅延 (Tp)

• 単位長さあたりのインダクタンス (p.u.l.)

• 単位長さあたりのキャパシタンス (p.u.l.)

計算された値は、Layer Stack ManagerでImpedanceタブが選択されているとき、PropertiesパネルのTransmission Lineセクションに表示されます。以下に示す通りです。

トップレイヤーで配線された単一ネットに定義された50Ωのインピーダンスプロファイル。カーソルを画像上に置くと、L3レイヤーの同じプロファイルの設定が表示されます（画像提供：FEDEVEL Open Source, www.fedevel.com）。

レイヤースタックアップの設定

メイン記事： レイヤースタックの定義

銅と誘電体の製造レイヤーは、Layer Stack ManagerのStackupタブで設定されます。

• このタブではレイヤーの追加、削除、設定が行われます。リジッドフレックス設計の場合、このタブでレイヤーの有効化と無効化も行います。

• 現在選択されているレイヤーのプロパティは、グリッド内で直接編集するか、プロパティパネルで編集できます。デザインスペースの下部にある ボタンをクリックしてパネルを有効にします。

• レイヤーグリッド内を右クリックするか、Edit » Add Layerコマンドを使用してレイヤーを追加します。銅レイヤーを追加すると、隣接する既存のレイヤーも銅レイヤーである場合、誘電体レイヤーも追加されます。

• プロパティパネルのボードセクションでStack Symmetryオプションが有効になっている場合、レイヤーは中央の誘電体レイヤーを中心にして対になるように追加されます。

• レイヤーの材料は、選択された材料セルに直接入力するか、Select Materialダイアログで選択できます。省略符号ボタン()をクリックします。

• 銅レイヤーには表面仕上げを追加できます。Add Layerサブメニューを使用して、現在選択されている銅レイヤーにSurface Finishレイヤーを追加し、新しい表面仕上げレイヤーの省略符号ボタンをクリックして仕上げタイプを選択します。

• 選択されたレイヤーは、右クリックまたは編集メニューを使用して、同じタイプのレイヤー内で上または下に移動できます。

• プロパティパネルのBoard領域には、Stack SymmetryとLibrary Complianceを強制するオプションが含まれています。これについては以下で詳しく説明します。

• プロパティパネルのBoard領域には、現在選択されているスタック（またはマルチスタックリジッド/フレックス設計のサブスタック）の概要が表示されます。

レイヤースタックの考慮事項

インピーダンスを制御するための基本的な要件は、各信号経路の下に信号復帰経路を含めることです。Simbeor SIエンジンは、平面レイヤーと、ポリゴンで覆われた信号レイヤーの両方をサポートしています。これらの復帰経路レイヤーは、ボードスタックアップを通じて分散させるべきです。理想的には、制御されたインピーダンス配線を行っている各信号レイヤーに隣接する少なくとも1つの復帰経路レイヤーが配置されています。隣接する復帰経路レイヤーは信号復帰経路を提供し、ここでは詳しく説明しませんが、その平面によって分配される直流電圧に関係なく、そうします。

平面を通る復帰経路電流は、信号レイヤー上のルートと同じ物理的経路をたどろうとするので、重要な信号配線の下にある復帰経路レイヤー内の分割や切り欠きなどの不連続性を導入することを避けることが重要です。

信号レイヤーと平面レイヤーの適切な順序を選択するだけでなく、各レイヤーの材料特性も定義する必要があります。これには以下が含まれます：

• 銅の厚さ
• 誘電体の厚さ
• 誘電率

これらの値と配線幅は、最終的なインピーダンスにすべて影響を与えます。必要なインピーダンスを達成するには、これらの値をすべて調整するプロセスになります。可能な銅と誘電体の厚さの値も、PCB製造業者から入手可能な材料によって限定される場合があることに注意してください。

► 可能なレイヤースタックアップについてもっと学ぶ

インピーダンスプロファイルの定義

Simbeor エンジンは、PCB エディタのLayer Stack Manager（設計 » Layer Stack Manager）に組み込まれています。制御インピーダンス配線用のレイヤースタックを設定するには、Layer Stack ManagerのImpedanceタブに切り替えて、インピーダンスプロファイルを追加および設定できます。

トップレイヤーで配線された個々のネットに定義された50Ωのインピーダンスプロファイル。画像にカーソルを合わせると、L3レイヤーの同じプロファイルの設定が表示されます。

インピーダンスプロファイルの作成と設定に関する注意事項：

1. Layer Stack ManagerでImpedanceタブに切り替えます（上記のように）。

2. ボタン（またはプロファイルが既に定義されている場合は ボタン）をクリックして、新しいプロファイルを追加します。

3. Propertiesパネルで必要なインピーダンスのType、Target Impedance、およびTarget Toleranceを定義します。Descriptionはオプションで、インピーダンスプロファイル名が表示される場所に表示されます。

4. レイヤーのグリッドは2つの領域に分かれています。スタックアップ内のレイヤーは左に表示され、スタックアップ内の各信号レイヤーに対して、インピーダンスプロファイル領域の右にレイヤーが表示されます。プロファイル領域のレイヤーチェックボックスを使用して、そのレイヤーのインピーダンス計算を有効にします。上記の画像を例に、最も左の列に表示されているレイヤー番号を参照して、レイヤーL1、L3、L10、およびL12がチェックされ、インピーダンス計算のために有効になっています。

5. プロファイル領域で有効にされたレイヤーをクリックすると、その選択された信号レイヤーのインピーダンスを計算するために使用されるレイヤーを除いて、レイヤースタック内のすべてのレイヤーがフェードアウトします（上記の画像に示されています）。インピーダンスプロファイル領域のTop RefおよびBottom Ref列で、そのレイヤーの参照レイヤーを編集します。参照レイヤーは、PlaneまたはSignalのいずれかのレイヤータイプを持つことができます。例えば、上記の画像では、スタックアップ内のレイヤーL10がインピーダンス計算のために有効になっており、Top Refは9-L9（Planeレイヤー）に設定され、Bottom Refは11-L11（Signalレイヤー）に設定されています。ソフトウェアは、信号レイヤーが参照プレーンとして使用される場合、それが電源またはグラウンドネットに接続された連続した銅の平面を含んでいると想定します。

6. このインピーダンスで配線を行う他の各レイヤーに対してImpedance Profileチェックボックスを有効にし、参照プレーンを設定します。上記の画像にカーソルを合わせると、レイヤーL3のS50インピーダンスプロファイルが表示されます。

7. 計算された配線トレース幅が注文できない値である場合は、幅とギャップの設定を調整できます。

幅とギャップ設定の調整

目標インピーダンスと目標許容誤差から、ソフトウェアはトレース幅を計算します。計算されたトレース幅が、例えば0.0683mmのように、注文できない値であることは珍しくありません。製造業者は、利用可能な材料の厚さとトレース幅の精度をどれだけ達成できるかを助言します。それから、望ましい値から始めて、利用可能な寸法に調整したときの計算されたインピーダンス値への影響をテストするプロセスになります。

この設定のテストと調整のプロセスをサポートするために、インピーダンス計算機は前方および後方のインピーダンス計算をサポートしています。デフォルトモードは前方です（インピーダンスを入力し、ソフトウェアが幅を計算します）。 アイコンは計算された変数を示しています。

 

目標インピーダンスが50Ωの場合、前方計算での幅（W1）は94.6µmとなり、右の画像は幅（W1）を95µmに設定した場合の逆計算を示しています。

選択したレイヤーに対して異なるトレース幅を探るために計算を逆にするには、新しいWidth(W1) の値を入力してキーボードの Enter を押します。計算された値は、その幅に変更する影響を反映して更新されます。 ボタンをクリックして、計算機を前方計算モードに戻します。Width(W2)に新しい値を入力すると、Etch値が変わります。

差動ペア伝送線の結果を探るために、計算された変数 - Trace WidthまたはTrace Gap - を選択してください。適切な ボタンをクリックします。他の変数を編集してTarget Impedanceを変更するか、またはTarget Impedanceを変更して他の変数への影響を探ります。

エッチングファクター

PCB上の信号トレースは、不要な銅をエッチングで除去することによって製造されます。エッチャントが表面の銅をエッチングし始めるため、この銅はエッチャントとより長い時間接触します。その結果、トレースの完成した端は傾斜を持ち、下の画像に示されているように、完成したトレースの断面積が減少します。

エッチング中に失われるトレース端の銅の面積（両端）= X * Y

傾斜の量はエッチファクターとして参照されます。ここで：

Etch Factor = Y/X

もし Y = X ならば、Etch Factor = 1

Propertiesパネルに示されている画像を参照してください：

?にカーソルを合わせると式が表示されます。

エッチングファクターの標準的な定義は、trace thickness / amount of over-etchingの比率として指定されます。これにより、以下の式が得られます：

Etch Factor = T/[0.5(W1-W2)]

このアプローチの欠点は、トレースの端が垂直であることを意味するオーバーエッチングがないことを指定するためには、エッチング係数にinf（無限大）の値を入力する必要があることです。エッチングの量を指定することを簡単にするために、式が逆転され、オーバーエッチングがないことを示すために0（ゼロ）の値を入力できるようになりました。

Etch = [0.5(W1-W2)]/T

• エッチングファクターを計算から除外するには（トレースの端に傾斜が生じないことを指定する）、値を0（ゼロ）に設定します。エッチングを行わない設定を簡単にするために、エッチングファクターの逆数が使用されます。
• エッチングファクターがそのプロセスによってどのように作成されるかについては、ボード製造業者に相談してください。

銅の向き

エッチングファクターに影響を与えるもう一つの製造詳細は、銅の向きです。PCBのトレースは、ダイエレクトリック基板にラミネートされた連続した銅のシートから不要な銅をエッチングによって取り除くことによって形成されます。銅の向きは、その基板から銅がどの方向に突出するかを定義します。また、銅が上からか下からか、どちらの方向からエッチングされるかとも考えることができます。

 

Trace Invertedチェックボックスをクリックして、銅の向きを上から下へ切り替えます。

導体表面の粗さ

プリント基板の各銅層の表面には、ある程度の粗さがあります。PCB製造中に銅層の表面は粗く処理され、銅と誘電体層との接着を向上させます。この表面の粗さは、10 GB/sを超えるスイッチング速度で導体のインピーダンスに大きな影響を与えるようになります。広範な研究と分析を通じて、業界の専門家は表面の粗さがSurface RoughnessとRoughness Factorの値から導き出される粗さ補正係数によってモデル化できると結論付けました。

Roughnessの設定は、プロパティパネルのLayer Stack Managerモードで利用可能です。これらのパラメータは導電層にのみ使用されます。

表面の粗さは特性インピーダンスの計算に含まれます。

粗さ：

• Model Type - 表面粗さの影響を計算するための推奨モデル（さまざまなモデルに関する詳細は以下の記事を参照してください）。すべての銅層のサブスタックに適用されます。

• Surface Roughness - 表面粗さの値（製造業者から入手可能）。0から10µmの間の値を入力してください、デフォルトは0.1µmです

• Roughness Factor - 粗さ効果による導体損失の予想される最大増加を特徴づける。1から100の間の値を入力してください、デフォルトは2です。

さらに読む

• 導体の粗さがインターコネクトの信号損失と分散に与える影響を分析するための実用的方法論：Y. Shlepnev, C. Nwachukwu, DesignCon2012。
• インターコネクト導体表面の粗さモデリングへの統一的アプローチ：Y. Shlepnev, 2017 IEEE 第26回電子パッケージングおよびシステムの電気性能に関する会議(EPEPS2017)

共面伝送線構造のサポート

Layer Stack Managerのインピーダンス計算機は、単一および差動共面構造をサポートしています。新しいインピーダンスプロファイルを作成し、インピーダンスプロファイルのTypeドロップダウンリストからSingle-CoplanarまたはDifferential-Coplanarを選択します。

共面構造の操作：

• 標準の単一および差動インピーダンスと同様に、各変数の値は、ユーザー定義のTarget ImpedanceとTarget Tolerance、およびボード層の物理的特性に基づいて自動的に計算されます。これらの自動計算された値は、プロパティパネルのLayer Stack Managerモードの編集ボックスに新しい値を入力することで調整できます。

• 共面構造で配線されるようにしたい信号ネットをターゲットにするには、Use Impedance Profileオプションが有効になっている配線幅（または差動ペア配線）の設計ルールを構成し、必要な共面インピーダンスプロファイルを選択します。

• 共面構造には、信号ルートの両側に参照平面が必要です。これは配置したポリゴンによって作成されるか、ステッチングビアが追加された場合は、Add Shielding to Netコマンド（以下で詳細情報）によって作成されます。ポリゴンを配置する場合、このポリゴンと信号ルートとの間の隔離は、Simbeorインピーダンス計算機によって決定されたClearance (S)値によって定義されます（Propertiesパネルに表示され、上記および下記の画像に示されています）。参照ポリゴンと信号ルート間のクリアランスを制御するために、クリアランス設計ルールを構成します（画像を表示）。

• 共面構造が接地されている場合、信号トレースの両側にビアフェンスを含めることは一般的な習慣です。Tools » Via Stitching/Shielding » Add Shielding to NetコマンドをPCBエディタで使用してこれを行います。ビアを配置するだけでなく、Add shielding copperオプションを有効にすることで、このコマンドはビアフェンスを覆うように信号配線の周りにポリゴンを配置することもできます。右下の画像に示されています。
  ► ビアシールディングについてもっと学ぶ

  インピーダンス計算機は信号特性とクリアランスを決定します（最初の画像）。そのクリアランスをビアシールディングの距離設定に使用します。

層材料の選択

制御インピーダンス設計では、レイヤースタックアップに使用される材料の選択が非常に重要です。

たとえば、PCBを製造するために最も一般的に使用される材料は、ガラス繊維（ファイバーグラス）で強化されたエポキシ樹脂で、両面に銅箔が貼り付けられています。ガラス繊維布の織りの密度は、誘電率Dk（誘電率）と損失正接Dfの値と一貫性に影響を与えます。織られたガラス繊維の周りには樹脂があり、使用される樹脂の割合も材料の性能に重要です。 さまざまなガラス繊維の織りが利用可能です。PCB製造に使用されるガラス繊維ベースの材料の予測可能性と性能を確保するために、IPCは織りに関する標準を持っています：

IPC標準 IPC-4412B：プリント基板用「E」ガラスから織られた完成布の仕様

材料ライブラリ

設計者として、Layer Stack Managerで直接材料のプロパティを編集することも、Altium Material Libraryから材料を選択することもできます。

ライブラリ全体は、Altium Material Library ダイアログ（Tools » Material Library）で閲覧（および追加）できます。

材料は使用カテゴリに分類され、ダイアログの左側にあるツリー構造を通じてアクセスされます。このレベルの下では、各使用カテゴリが機能カテゴリに分けられています。例えば：導電層材料、誘電体層材料、そして表面層材料がPCB層材料カテゴリに含まれます。

材料の追加、保存、および読み込み

特定の材料カテゴリがツリーで選択されると、新しい材料をライブラリに追加できます。外部材料ライブラリで定義された材料は（Loadボタンで）読み込むことができ、Altium Material Libraryダイアログで追加されたユーザー定義の材料もユーザーライブラリに保存できます（Saveボタン）。保存されるのはユーザー定義の材料のみです。

材料にカスタムプロパティを追加する

ライブラリ（デフォルトおよびユーザー定義の材料）に詳細な材料にカスタムプロパティを追加できます。カスタムプロパティを追加するには、まず左のツリーで正しいノードを選択して、追加する材料を定義し、次に ボタンをクリックしてMaterial Library Settingsダイアログを開きます。

必要な値は、Altium Material Library ダイアログで選択された材料に追加できます。行を選択してEditボタンをクリックします。

プロパティパネル

レイヤースタックドキュメントのImpedanceタブがアクティブな場合、Propertiesパネルを使用してインピーダンスプロファイルの要件を設定できます。必要なインピーダンスプロファイルは、配線幅または差動ペア配線の設計ルールで選択できます。

• Impedance Profile

  • Description – 意味のある説明を入力してください。このフィールドはオプションで、インピーダンスプロファイル名が表示される場所で表示されます。

  • Type – ドロップダウンを使用してインピーダンスのタイプを選択してください。選択肢にはSingle、Differential、Single-Coplanar、Differential-Coplanarがあります。

   

• Target Impedance – 目指すインピーダンスを入力してください。

• Target Tolerance – 目指す許容誤差を入力してください。製造業者と相談し、製造業者が提供できる現実的な許容誤差の値を見つけてください。

• Transmission Line

  • Trace inverted – このオプションを有効にすると、プロパティパネルで示されているようにトレースが反転します。このオプションは、Stackupタブがアクティブなときに表示されるCopper Orientationオプションと同じで、銅がコアにラミネートされる方向を定義します。銅の向きは、その基板から銅が突き出る方向を定義します。また、銅が上からまたは下からエッチングされる方向として考えることもできます。

  • Etch – エッチングファクターは = T/[(W1-W2)/2] で、銅の厚さの二乗によってトレースの全断面積を減少させます。ボード製造業者に相談し、そのプロセスによって作成されるEtchについての情報を得てください。

   

• Width (W1) / (W2) - W1は配線するトレースの幅、W2はエッチング後のそのトレースの上面の幅で、Etch係数が適用されます。トレース幅には前方/逆方向の計算機能があります。デフォルトでは、入力した目標インピーダンスに基づいて幅が計算されます（前方計算）。その幅は製造業者が提供できない値、例えば5.978の場合があり、より合理的な値、例えば6.0を望むかもしれません。Widthフィールドに6.0を入力し、キーボードのEnterを押すと、計算された値（Impedance, Deviationなど）が再計算されます。 ボタンが灰色になり（非アクティブになり）、逆計算モードになります。ボタンをクリックしてアクティブにすると、再び前方モードになり、Width (W1)が計算値に戻ります。この機能により、実際に製造可能な幅のオプションを探ることができます。W2の値を手動で入力すると、エッチ係数が適切に更新されます。

• Impedance - ソフトウェアは、ボードを製造するために使用される材料（銅、コア、プリプレグ）の特性と、トレースの断面積（トレースの幅、厚さ、エッチ係数によって決定される）に基づいてインピーダンスを計算します。

• Deviation - これは、望んだもの（目標インピーダンス）と得られたもの（計算されたインピーダンス）の差の尺度です。ソフトウェアは、ボードを製造するために使用される材料（銅、コア、プリプレグ）の特性と、トレースの断面積（トレースの幅、厚さ、エッチ係数によって決定される）に基づいてインピーダンス偏差（実際に得られるもの）を計算します。

• Delay - これは、信号が送信者から受信者に到達するまでの時間です。

• Inductance - インピーダンス計算機は、Impedance値を使用して、単位長さあたりのインダクタンスを計算します。

• Capacitance - インピーダンス計算機は、Impedance値を使用して、単位長さあたりのキャパシタンスを計算します。

• Board

  • Stack Symmetry - 中央の誘電体層を中心に、マッチングペアでレイヤーを追加できるようにします。有効にすると、レイヤースタックは中央の誘電体層を中心に対称性があるか直ちにチェックされます。中央の誘電体基準層から等距離にある任意のペアのレイヤーが同一でない場合、Stack is not symmetricダイアログが開きます。

  • Library Compliance - 有効にすると、マテリアルライブラリから選択された各レイヤーについて、現在のレイヤーのプロパティがライブラリ内のその材料定義の値と照合されます。

   

• Substack – これは現在選択されているサブスタック（レイヤー、誘電体、厚さなど）に関する情報です。サブスタックを切り替えると、この情報はそれに応じて更新されます（現在選択されているサブスタックに対して）。

• Stack Name – 意味のあるサブスタック名を入力してください。このフィールドは、X/Yスタックアップ領域がレイヤーサブスタックに割り当てられる場合に便利です。

• Is Flex – サブスタックがフレックスである場合は有効にします。

• Layers – レイヤーの総数。

• Dielectrics – 誘電体の総数。

• Conductive Thickness – 導電層の厚さ。銅の信号層は導電層として参照されます。

• Dielectric Thickness – 誘電体層の厚さ。

• Total Thickness – ボードの総厚さ。

• Other

• Roughness – 導電層の粗さを示します。

  • Model Type – 表面粗さの影響を計算するための推奨モデル（さまざまなモデルに関する以下の記事を参照してください）。スタック内のすべての銅層に適用されます（サブスタックであるべきですか？）。

  • Surface Roughness – 表面粗さの値（製造業者から入手可能）。0から10µmの間の値を入力してください、デフォルトは0.1µmです

  • Roughness Factor – 粗さの効果による導体損失の予想される最大増加を特徴づける。1から100の間の値を入力してください、デフォルトは2です。

   

設計ルールの設定

配線インピーダンスは、ルートの幅と高さ、および周囲の誘電体材料の特性によって決定されます。Layer Stack Managerで定義された材料特性に基づいて、各インピーダンスプロファイルが作成されるときに必要な配線幅が計算されます。材料特性によっては、配線層が変更されると幅が変わる場合があります。この要件は、配線層を変更すると幅が変わることが、PCB Rules and Constraints Editor（Design » Rules）で設定された適用可能な配線設計ルールによって自動的に管理されます。

ほとんどのボード設計では、制御されたインピーダンスで配線する必要がある特定のネットセットがあります。一般的なアプローチは、これらのネットを含むネットクラスまたは差動ペアクラスを作成し、次にこのクラスを対象とする配線ルールを作成することです。下の画像に示されています。

通常、Min（最小値）、Max（最大値）、Preferred Widths（推奨幅）を手動で定義します。これは、全てのレイヤーに適用するために上部の制約設定で行うか、またはレイヤーグリッドで各レイヤーごとに個別に行います。制御インピーダンス配線の場合は、代わりにUse Impedance Profile（インピーダンスプロファイルを使用）オプションを有効にし、ドロップダウンから必要なインピーダンスプロファイルを選択します。これが完了すると、ルールのConstraints（制約）領域が変更されます。最初に気付くことは、利用可能なレイヤー領域がもはやボード上の全ての信号レイヤーを表示しなくなり、選択されたインピーダンスプロファイルで有効にされたレイヤーのみを表示するようになることです。Preferred Width（推奨幅）の値（および差動ペアのギャップ）は、各レイヤーに対して計算された幅（およびギャップ）を反映して更新されます。これらの推奨値は編集できませんが、Min（最小値）およびMax（最大値）の値は編集できます。これらを適切な小さい/大きい値に設定します。その後、通常の方法でネットをインタラクティブに配線できます。

配線幅の設計ルール

単面ネットの場合、配線幅は配線幅の設計ルールによって定義されます。

インピーダンスプロファイルを使用するを選択すると、利用可能なレイヤーと優先幅は選択されたプロファイルによって制御されます。

差動ペア配線設計ルール

差動ペアの配線は、差動ペア配線設計ルールによって制御されます。

差動ペアの場合、利用可能なレイヤー、推奨幅、および推奨ギャップは選択されたプロファイルによって制御されます。

► 差動ペア配線についてもっと学ぶ

リターンパス設計ルール

リターンパスの設計ルールによって、リターンパスの中断やネックが検出されます。リターンパスの設計ルールは、指定された参照レイヤー上または下にある信号の連続した信号リターンパスをチェックします。リターンパスは、参照信号レイヤー上に配置されたフィル、リージョン、ポリゴンプアから作成されるか、またはプレーンレイヤーである可能性があります。

リターンパスレイヤーは、Return Pathの設計ルールで選択されたImpedance Profileで定義された参照レイヤーです。これらのレイヤーは、信号のパスに沿って指定されたMinimum Gap（信号エッジを超える幅）が存在することを確認するためにチェックされます。High Speedルールカテゴリーに新しいReturn Pathの設計ルールを追加してください。

選択されたImpedance Profileでリターンパス層が定義され、パスの幅（信号エッジを超える部分）はMinimum Gapによって定義されます。

以下の画像は、NetXの信号に対して検出されたリターンパスエラーを、Minimum Gap設定0.1mmで示しています。リターンパスエラーを特定しやすくするために、DRC Violation Display Styleを違反の詳細は表示するが違反のオーバーレイは表示しないように設定する（画像を表示）と良いでしょう。これは、Preferencesダイアログで行います。この方法では、違反している全体のオブジェクトではなく、ルールが失敗した正確な場所が強調表示されます。

► Altium Designerにおける高速設計についてもっと学ぶ

必要なインピーダンスでのネットの配線

ボードを配線してレイヤーを変更すると、ソフトウェアは指定されたインピーダンスを達成するために必要なサイズにトラック幅を自動的に調整します。このインタラクティブな制御インピーダンス配線は、制御インピーダンスPCBを設計する作業を大幅に簡素化します。

ルートの長さ調整

高速設計の配線における2つの主要な課題は、ルートのインピーダンスを制御することと、重要なネットの長さを一致させることです。インピーダンス制御配線は、出力ピンから出た信号が目的の入力ピンに正しく受信されることを保証します。ルートの長さを一致させることは、タイミングが重要な信号が目的のピンに同時に到着することを保証します。ルートの長さを調整し、一致させることは、差動ペア配線の不可欠な要素でもあります。

差動ペアが一致した長さを持つように、配線にアコーディオンパターンが追加されました。

Interactive Length TuningおよびInteractive Diff Pair Length Tuningコマンド（Routeメニュー）は、設計内の利用可能なスペース、ルール、および障害物に応じて、可変振幅波形（アコーディオン）を挿入することにより、ネットまたは差動ペアの長さを最適化および制御する動的な手段を提供します。

► 長さ調整についてもっと学ぶ

配線されたボードのシグナルインテグリティのテスト

設計キャプチャ中に想定された配線長と配線インピーダンスを使用してネットをテストしたのと同じように、配線が完了したら、このプロセスをボード上で繰り返して、潜在的なインピーダンスの不一致や反射の問題をチェックする必要があります。Signal IntegrityコマンドをPCBエディタのToolsメニューから起動します。PCBはプロジェクトの一部であるため、Layer Stack Managerで定義された材料の特性と寸法、およびボード上のルートの実際の幅が、シグナルインテグリティテストに使用されるインピーダンスの計算に使用されます。

指定されたインピーダンスの達成

正しいインピーダンスを達成するために行う反復的な寸法調整プロセスを超えて、製造されたPCB上で達成される最終的なインピーダンスに影響を与える他の要因があります。これには、PCBで使用される誘電体材料の一貫性と安定性、およびエッチングプロセスの一貫性と品質が含まれます。制御インピーダンスPCBが必要な場合は、PCB製造業者とこれについて話し合うべきです。一部の製造業者は、希望するスタックアップを提供すれば、トラックの幾何学についてアドバイスできる場合があります。多くの場合、彼らは製造する各パネルにインピーダンステストクーポンを含めることができます - これは、ボード上で達成された実際のインピーダンスを測定するために使用できます。

追加の読み物とリソース

この記事は、信号整合性と制御インピーダンスPCB設計のトピックについての導入を提供します。以下のリンクを使用して、認識された業界の専門家によって開発されたリソースにアクセスし、さらに学びましょう。

• http://www.speedingedge.com/
• http://www.sigcon.com/
• http://www.bethesignal.com
• http://www.epanorama.net/links/basics.html#highspeed