制御インピーダンスを持つPCB上でのインタラクティブ配線
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デバイスのスイッチング速度が上がるにつれて、制御インピーダンス配線はデジタル設計者にとって注目の話題となっています。この記事では、コンポーネントのインピーダンスをマッチさせ、PCBエディターでの制御インピーダンス配線機能をどのように使用するかについて、シグナルインテグリティ分析エンジンを使った方法を紹介します。
エンジニアリングの世界にはこんな言い方があります - デジタル設計で働く電子エンジニアには、シグナルインテグリティの問題を経験した人と、そのうち経験する人の二種類しかいない。数年前までは、シグナルインテグリティという用語は専門家のためのもので、高速設計でのみ扱う必要がありました。しかし、これらの高速設計でのデバイススイッチング速度はもはや特別なものではなく、実際には急速に標準になりつつあります。集積回路技術の向上によりトランジスタのサイズが小さくなるにつれて、それらがスイッチする速度は上がります。そして、このスイッチング速度がデジタル信号の整合性に影響を与えるのです。
幸いにも、良い設計原則に従い、制御インピーダンスボードとして設計を実装することで、多くの潜在的な信号整合性の問題を回避することができます。これを達成するには、特定の設計ツールの機能が必要です - リンギングや反射の問題を持つ可能性のあるネットを検出できる分析ツールと、正しい配線インピーダンスを達成できるボード設計ツールが必要です。Altium DesignerのPCBエディタには、これらの機能があります。
この記事では、何が信号整合性の問題を引き起こすのか、そしてあなたのボードがそれらの問題に悩まされる可能性があるかどうかを理解するのに役立ちます。また、潜在的なSI問題を最小限に抑えるために採用する必要がある2つの設計アプローチ - コンポーネントのインピーダンスのマッチングと、制御インピーダンス配線についても議論します。
制御インピーダンス配線は必要ですか？
制御インピーダンス配線を気にする必要があるのか、とあなたは尋ねるかもしれません。
理想的な状況では、コンポーネントの出力ピンから出る全てのエネルギーがPCB上の接続されたトラックに結合され、PCB配線を通じて他端の負荷入力ピンまで流れ、その負荷によって吸収されます。もし全てのエネルギーが負荷によって吸収されない場合、残ったエネルギーはPCB配線に反射して、ソース出力ピンに向かって流れます。この反射エネルギーは元の信号と相互作用し、エネルギーの極性に応じてそれに加算されたり減算されたりします。これによりリンギングが発生します。リンギングが十分に大きい場合、信号の整合性に影響を与え、予測不可能な誤った回路動作を引き起こします。
では、このような状況が発生するかどうかをどうやって知ることができるのでしょうか？ソースピンがエッジ遷移を完了させ、その信号がロードピンに到達する前に、反射エネルギーの影響を受ける条件が存在します。SI（シグナルインテグリティ）の問題が発生する可能性を判断するためによく使われる経験則に、「1/3立ち上がり時間」ルールがあります。このルールによると、トレースが立ち上がり時間の1/3よりも長い場合、反射（リンギング）が発生する可能性があります。ソースピンの立ち上がり時間が1 nSecの場合、.33 nSec（FR4で約2インチ）よりも長いルートは、伝送線とみなされ、シグナルインテグリティの問題の候補となります。このような立ち上がり時間を持つデバイスを使用し、このような長さの配線を行うことが分かっている場合、PCB上でシグナルインテグリティの問題が発生する可能性があります。
インピーダンスをどのように制御しますか？
ソースと負荷の間でエネルギーが往復して反射される状況をどのように避けますか？それを避ける方法は、インピーダンスを一致させることです。インピーダンスの一致は、すべてのエネルギーがソースから配線に、そして配線から負荷に結合されることを保証します。インピーダンスに関してボードを配線することは、制御インピーダンス配線と呼ばれるか、別の言い方をすると、インピーダンスが管理されたボードは制御インピーダンスPCBと呼ばれます。
インピーダンスの一致を達成するには、2つの異なる要素があります：1つ目はコンポーネントの一致、2つ目は必要なインピーダンスを与えるためにボードを配線することです。
コンポーネントのインピーダンス一致
配線だけでは制御インピーダンスPCBを達成することはできません。まず、コンポーネントのインピーダンスを確認し、必要に応じて一致させる必要があります。
理想的には、設計キャプチャフェーズで潜在的な信号整合性の問題を引き起こす可能性のあるネットを検出し、ボード設計プロセスが始まる前に追加の終端部品を含めることができます。出力ピンは低インピーダンスで、入力ピンは高インピーダンスであるため、インピーダンスマッチングを達成するために設計に終端部品を追加する必要があるでしょう。
設計の回路図キャプチャ段階で信号整合性分析を実行できます。Tools » Signal Integrityコマンドを実行すると、しばしばエラーや警告ダイアログが表示され、すべてのコンポーネントに信号整合性モデルが割り当てられていないことを示します。信号整合性分析エンジンは、コンポーネントの指定に基づいてデフォルトモデルを自動的に選択します。Continueをクリックしてデフォルトを使用するか、Model Assignmentsをクリックしてモデルを調査および変更します。Signal Integrity Model Assignmentsダイアログには、Signal IntegrityパネルのModel Assignmentsボタンからいつでもアクセスできます。
シグナルインテグリティ解析エンジンは、必要なインピーダンスと平均トラック長にデフォルト値を使用します。また、シグナル励起（注入される理論的なシグナルのプロパティ）に対してもデフォルト値を使用します。これらのデフォルトは、Signal Integrityパネルが開いた後、パネルのMenu button » Setup Optionsコマンドを介して設定できます。このコマンドは、SI Setup Optionsダイアログを開きます（画像を表示）、ここでサプライネットも設定できます。プロジェクトにPCBが含まれている場合、レイヤースタック設定、サプライネット、シグナル励起の設計ルールがチェックされます。シグナルインテグリティ解析エンジンは、参照プレーンとしてパワープレーンを必要とし、ポリゴンで覆われたシグナルレイヤーを使用することはできませんので、注意してください。
シグナルインテグリティ解析エンジンはシステム拡張としてインストールされます。インストールされている場合は、以下に示すようにExtensions & Updatesビューのインストール済みリストに表示されます。現在インストールされていない場合は、Configureボタンをクリックしてインストールしてください。
設計の分析
Tools » Signal Integrityコマンドを実行すると、設計が分析され、潜在的な問題があるネットがSignal Integrityパネルに識別されます。下記のように表示されます。
設計キャプチャ中に潜在的なシグナルインテグリティ問題をテストします。
パネルから、選択したネット（または複数のネット）に対して反射解析を実行できます。左側には、設計内のすべてのネットに対する解析結果が表示されます。ネットを選択して、 
ボタンをクリックするか（またはネット名をダブルクリックすると）、そのネットがパネルの右側にあるNetフィールドに転送されます。そこでは、そのネットに対して詳細な解析を実行できます。これには以下が含まれます：
- そのネット内のピンを調べ、シングルクリックでそのピンの回路図にクロスプローブできるか、ダブルクリックでそのピンに割り当てられたモデルをチェックして設定できます。
- そのネットに対して一つ以上の理論的終端オプションを有効にします。
- ネットに対して反射解析を実行し、ネット内の各ピンでの挙動を示す波形のセットを生成します。
このパネルでは、可能な終端構成と値を実験できます。上記の画像で示されている信号完全性パネルのTermination領域にSerial Resオプションが有効になっていることに注意してください。その下のパネルのセクションには、シリーズ終端抵抗が表示されます。これは、反射解析に使用される最小および最大の理論的シリーズ終端抵抗値を定義する場所です（独自の値を入力するには、Suggestチェックボックスを無効にします）。
結果の探索
Reflection Waveformsボタンをクリックすると、そのネットに対して正確な反射分析が実行され、結果が新しい波形ウィンドウ(*.SDF)に表示されます。
波形ウィンドウには以下が含まれます：
- 分析される各ネットのチャートがあり、ウィンドウの下部にあるタブをクリックしてチャート間を切り替えます。
- 各チャートには、そのネットの各ピンの信号動作を示すプロットが含まれます。
以下の画像は、前のパネル画像で選択されたネットの入力ピンでの結果のグラフを2つ示しています。最初のグラフは終端なしのネットの入力ピンで、2番目のグラフは元の終端なしネットに対して、理論的な直列終端抵抗がソースピンに含まれている5つのスイープを含む6つのスイープを示しています。
反射解析は5回のパスで実行され（Sweep Stepsオプションの値 = 5）、理論的な終端抵抗がMin = 20オームからMax = 60オームまでステップします。5回のパス（最初のパスは20オーム、最後のパスは60オーム）はグラフの右側にリストされています。各ラベルをクリックすると、その結果が強調表示され、右下に理論的な終端抵抗値が表示されます。このネットに対して、40オームの直列終端抵抗が右の画像で選択されたグラフを生成します。
左のグラフは、信号整合性の問題を潜在的に抱えるネットの反射分析を示しています。右のグラフは、約40オームの理論的な直列終端抵抗器が追加された同じネットです。
配線インピーダンスを決定するものは何か？
制御インピーダンスPCBを実現するための第二のステップは、トラックが定義されたインピーダンスを持つようにボードを配線することです。信号配線のインピーダンスに影響を与える要因には、ルートの寸法やPCBの製造に使用される材料の特性などがあります。
PCBエディタの初期バージョンには、シンプルなインピーダンス計算機が含まれていましたが、通常とは異なるボード構造に対するサポートが限られていました。このシンプルなインピーダンス計算機にはいくつかの制限があり、プレーンレイヤーによってリターンパスを実装することが必要であり、対称ストリップラインボード構造のみをサポートし、差動インピーダンス計算には対応していませんでした。
このリリースでは、SimberianからSimbeor®電磁信号整合性エンジンが導入されました。Simbeorのモデル精度は、3D全波解析、ベンチマーキング、実験的検証のための高度なアルゴリズムの使用を通じて検証されています。Simbeorエンジンは、すべての現代のボード構造と材料をサポートしています。
制御インピーダンス配線用のPCBの設定
制御インピーダンス配線は、特定のインピーダンスを提供するために、ルートの寸法とボード材料の特性を設定することに関係しています。これはPCBエディタのLayer Stack Managerで行われます。
Layer Stack Managerを開くには、メニューからDesign » Layer Stack Managerを選択します。Layer Stack Managerは、回路図シート、PCB、および他のドキュメントタイプと同様に、ドキュメントエディタで開きます。
レイヤースタック管理の全ての側面はLayer Stack Managerで行われます。
レイヤースタックの設定
メイン記事： レイヤースタックの定義
銅と誘電体の製造レイヤーは、Layer Stack ManagerのStackupタブで設定されます。
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このタブでは、レイヤーの追加、削除、設定が行われます。リジッドフレックス設計の場合、このタブでレイヤーの有効化と無効化も行います。
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現在選択されているレイヤーのプロパティは、グリッド内で直接編集するか、プロパティパネルで編集できます。デザインスペースの下部にある
ボタンをクリックしてパネルを有効にします。
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レイヤーグリッド内を右クリックするか、Edit » Add Layerコマンドを使用してレイヤーを追加します。銅レイヤーを追加すると、隣接する既存のレイヤーも銅レイヤーである場合、誘電体レイヤーも追加されます。
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プロパティパネルのボードセクションでStack Symmetryオプションが有効になっている場合、レイヤーは中間誘電体レイヤーを中心にして対になるように追加されます。
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レイヤーの材料は、選択された材料セルに直接入力するか、Select Materialダイアログで選択できます。エリプシスボタン(
)をクリックして開きます。
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銅レイヤーに表面仕上げを追加することができます。現在選択されている銅レイヤーに表面仕上げレイヤーを追加するには、Add Layerサブメニューを使用し、Surface Finishレイヤーの省略ボタンをクリックして仕上げのタイプを選択してください。
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選択されたレイヤーは、右クリックまたはEditメニューを使用して、同じタイプのレイヤー内で上または下に移動できます。
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PropertiesのBoard領域には、Stack SymmetryとLibrary Complianceを強制するオプションが含まれています。これについては以下で詳しく説明します。
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PropertiesのBoard領域には、現在選択されているスタック（またはマルチスタックリジッド/フレックス設計のサブスタック）の概要が表示されます。
レイヤースタックの考慮事項
インピーダンスを制御するための基本的な要件は、各信号経路の下に信号のリターンパスを含めることです。Simbeor SIエンジンは、平面レイヤーと、ポリゴンで覆われた信号レイヤーの両方をサポートしています。これらのリターンパスレイヤーは、ボードスタックアップを通じて分散させるべきです。理想的には、制御されたインピーダンス配線を運ぶ各信号レイヤーに隣接する少なくとも1つのリターンパスレイヤーが配置されています。隣接するリターンパスレイヤーは信号のリターンパスを提供し、ここでは詳しく説明しませんが、その平面によって分配される直流電圧に関係なくそうします。
平面を通るリターンパス電流は、信号レイヤー上のルートと同じ物理的な経路をたどろうとするので、重要な信号配線の下にあるリターンパスレイヤーに分割や切り欠きなどの不連続性を導入しないことが重要です。
信号層と平面層の適切な順序を選択するだけでなく、各層の材料特性も定義する必要があります。これには以下が含まれます：
- 銅の厚さ
- 誘電体の厚さ
- 誘電率
これらの値と配線幅は、最終的なインピーダンスにすべて影響を与えます。必要なインピーダンスを達成するには、これらの値をすべて調整するプロセスになります。可能な銅と誘電体の厚さの値も、PCB製造業者から入手可能な材料によって限定される場合があることに注意してください。
► 可能なレイヤースタックアップについてもっと学ぶ
インピーダンスプロファイルの定義
メイン記事： 制御インピーダンス配線のためのレイヤースタックの設定
Simbeor エンジンは、PCB エディタのLayer Stack Manager（Design » Layer Stack Manager）に組み込まれています。制御インピーダンス配線用にレイヤースタックを設定するには、Layer Stack ManagerのImpedanceタブに切り替えて、インピーダンスプロファイルを追加および設定できます。
トップレイヤーで配線された個々のネットに定義された50Ωのインピーダンスプロファイル。画像にカーソルを合わせると、L3レイヤーの同じプロファイルの設定が表示されます。
インピーダンスプロファイルの作成と設定に関する注意事項：
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Layer Stack ManagerでImpedanceタブに切り替えます（上記のように）。
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ボタン（またはプロファイルが既に定義されている場合は 
ボタン）をクリックして、新しいプロファイルを追加します。
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Propertiesパネルで必要なインピーダンスのType、Target Impedance、およびTarget Toleranceを定義します。Descriptionはオプションで、インピーダンスプロファイル名が表示される場所に表示されます。
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レイヤーのグリッドは2つの領域に分かれており、スタックアップ内のレイヤーは左側に表示され、スタックアップ内の各信号レイヤーに対して、インピーダンスプロファイル領域の右側にレイヤーが表示されます。プロファイル領域のレイヤーチェックボックスを使用して、そのレイヤーのインピーダンス計算を有効にします。
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プロファイル領域で有効にしたレイヤーを選択すると、レイヤースタック内のすべてのレイヤーがフェードアウトし、選択された信号レイヤーのインピーダンスを計算するために使用されるレイヤーのみが表示されます（上の画像に示されているように）。そのレイヤーの参照レイヤーをTop RefおよびBottom Refの列で編集します。参照レイヤーはTypeがプレーンまたはシグナルであることに注意してください。
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このインピーダンスで配線を行う他の各レイヤーに対してImpedance Profileチェックボックスを有効にし、参照プレーンを設定します。上の画像にカーソルを合わせると、L3レイヤーのS50インピーダンスプロファイルが表示されます。
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計算された配線トレース幅が注文できない値である場合は、幅とギャップの設定を調整できます。
設計ルールの設定
配線のインピーダンスは、ルートの幅と高さ、および周囲の誘電体材料の特性によって決定されます。Layer Stack Managerで定義された材料特性に基づき、各インピーダンスプロファイルが作成されるときに必要な配線幅が計算されます。材料特性によっては、配線層が変更されると幅が変わる場合があります。この配線層を変更すると幅が変わる要件は、 PCB Rules and Constraints Editor（Design » Rules）で設定された適用可能な配線設計ルールによって自動的に管理されます。
ほとんどのボード設計では、制御されたインピーダンスで配線する必要がある特定のネットセットがあります。一般的なアプローチは、これらのネットを含むネットクラスまたは差動ペアクラスを作成し、次にこのクラスを対象とする配線ルールを作成することです。下の画像に示されています。
通常、Min、Max、およびPreferred Widthsを手動で定義します。これは、全てのレイヤーに適用するために上部の制約設定で行うか、またはレイヤーグリッドで各レイヤーごとに個別に行います。制御インピーダンス配線の場合は、代わりにUse Impedance Profileオプションを有効にし、ドロップダウンから必要なインピーダンスプロファイルを選択します。これが完了すると、ルールのConstraints領域が変更されます。最初に気付くことは、利用可能なレイヤー領域がボード上の全ての信号レイヤーを表示しなくなり、選択したインピーダンスプロファイルで有効にされたレイヤーのみを表示するようになることです。Preferred Widthの値（および差動ペアのギャップ）は、各レイヤーに対して計算された幅（およびギャップ）を反映して更新されます。これらの推奨値は編集できませんが、MinおよびMaxの値は編集できます。これらを適切な小さい/大きい値に設定してください。
配線幅の設計ルール
単線ネットの場合、配線幅は配線幅の設計ルールによって定群されます。
インピーダンスプロファイルの使用を選択すると、利用可能なレイヤーと優先幅は選択されたプロファイルによって制御されます。
差動ペア配線の設計ルール
差動ペアの配線は、差動ペア配線の設計ルールによって制御されます。
差動ペアの場合、利用可能なレイヤー、推奨幅、および推奨ギャップは選択されたプロファイルによって制御されます。
► 差動ペア配線についてもっと学ぶ
リターンパス設計ルール
リターンパスの設計ルールによって、リターンパスの中断やネックが検出されます。リターンパス設計ルールは、指定された参照レイヤー上または下にある信号の連続した信号リターンパスをチェックします。リターンパスは、参照信号レイヤー上に配置されたフィル、領域、ポリゴンプアから作成されるか、またはプレーンレイヤーである可能性があります。
リターンパスレイヤーは、Return Path設計ルールで選択されたImpedance Profileで定義された参照レイヤーです。これらのレイヤーは、信号のパスに沿って指定されたMinimum Gap（信号エッジを超える幅）が存在することを確認するためにチェックされます。High Speedルールカテゴリーに新しいReturn Path設計ルールを追加します。
リターンパス層は選択されたImpedance Profileで定義され、パスの幅（信号エッジを超える部分）はMinimum Gapによって定義されます。
以下の画像は、NetX信号に対して検出されたリターンパスエラーを、Minimum Gap設定0.1mmで示しています。リターンパスエラーを特定しやすくするために、DRC Violation Display Styleを違反の詳細は表示するが違反のオーバーレイ（画像を表示）は表示しないようにPreferencesダイアログで設定すると良いでしょう。これは、違反している全オブジェクトではなく、ルールが失敗した正確な場所を強調表示します。
► Altium Designerにおける高速設計についてもっと学ぶ
必要なインピーダンスでのネットの配線
ボードを配線してレイヤーを変更すると、ソフトウェアは指定されたインピーダンスを達成するために必要なサイズにトラック幅を自動的に調整します。このインタラクティブな制御インピーダンス配線は、制御インピーダンスPCBを設計する作業を大幅に簡素化します。
ルートの長さ調整
高速設計の配線における2つの主要な課題は、ルートのインピーダンスを制御することと、重要なネットの長さを一致させることです。インピーダンス制御配線は、出力ピンから送信された信号が目的の入力ピンに正しく受信されることを保証します。ルートの長さを一致させることは、タイミングが重要な信号が目的のピンに同時に到着することを保証します。ルートの長さを調整し、一致させることは、差動ペア配線の不可欠な要素でもあります。
アコーディオンパターンが追加され、差動ペアの長さが一致するように配線されました。 Interactive Length TuningおよびInteractive Diff Pair Length Tuningコマンド（Routeメニュー）は、利用可能なスペース、ルール、および設計内の障害物に応じて、可変振幅波形（アコーディオン）を挿入することにより、ネットまたは差動ペアの長さを最適化および制御する動的な手段を提供します。 ► 長さ調整についてもっと学ぶ
配線されたボードのシグナルインテグリティのテスト
設計キャプチャ中に想定された配線長と配線インピーダンスを使用してネットをテストしたのと同じように、配線が完了したら、このプロセスをボード上で繰り返して、潜在的なインピーダンスの不一致や反射の問題をチェックする必要があります。Signal IntegrityコマンドをPCBエディタのToolsメニューから起動します。PCBはプロジェクトの一部であるため、Layer Stack Managerで定義された材料の特性と寸法、およびボード上のルートの実際の幅が、シグナルインテグリティテストに使用されるインピーダンスの計算に使用されます。
指定されたインピーダンスの達成
正しいインピーダンスを達成するために行う反復的な寸法調整プロセスを超えて、製造されたPCB上で達成される最終的なインピーダンスに影響を与える他の要因があります。これには、PCBに使用される誘電体材料の一貫性と安定性、およびエッチングプロセスの一貫性と品質が含まれます。制御インピーダンスPCBが必要な場合は、PCB製造業者とこれについて話し合うべきです。一部の製造業者は、希望するスタックアップを提供すれば、トラックの幾何学についてアドバイスできる場合があります。多くの場合、彼らは製造する各パネルにインピーダンステストクーポンを含めることができます - これは、ボード上で実際に達成されたインピーダンスを測定するために使用できます。
追加の読み物とリソース
この記事は、信号整合性と制御インピーダンスPCB設計のトピックについての導入を提供します。さらに学びたい場合は、以下のリンクを使用して、認識された業界の専門家によって開発されたリソースにアクセスしてください。