Printed Electronics

Printed Electronic 設計

エレクトロニクス製品の設計と開発における発展は、電子回路を直接、基材上（例えば、製品の一部となるプラスティック成形品等）に印刷する機能です。

この表面指向の実装技術は、Printed Electronics と呼ばれます。Printed Electronics と言う用語は、その技術を正確に説明するものではありませんが、それを作成するために使用するのは印刷だけではないので、その用語は、基板業界で広く受け入れられており、このページで使用します。

printed electronics を作成するために開発されている多くの方法があります（導電性インクを使用した 3D 印刷、導体・トランジスタのような単純な回路素子を作成できるスタンプ技術、超高精度で非常に小さい規模で導体経路を構築できるレーザー蒸着技術を含む）。

Printed electronics は重要な技術になり、新しい市場へエレクトロニクス技術を統合できます。Printed electronics は、回路と製品間を密接に接続できます。体へ直接、接触するフレキシブル センサーから、液体を注ぐ時、ロボットの手が柔らかいプラスティック製のコップを握ることができるマルチセンサーの指先の形状をしたものまで、printed electronics により、革新的な新しいソリューションを多くの市場分野で開発できます。

テクノロジー

テクノロジーが提供するものに関して、ゲームは同じままです - 電子部品は、役立つ機能となる電子回路を形成し、導電経路を介して接続されます。異なるものは、回路を構築する方法です。

PCB を作成するために使用した従来の層指向の製造技術は、還元的なプロセスです。各導電層は、銅箔（エッチング除去され、必要な導電経路を形成する銅箔のみ残す）のような導電材料のシートとして使用されます。個々の導電層は絶縁体の別の層で挟まれており、様々な穴あけやメッキ後のプロセスが適用されるため、複数段階のプロセスでもあります。

Printed electronics は付加的なプロセスで、信号経路は、基材上へ直接、印刷されます。後続の信号経路が既存の経路と交差する必要がある場合、小さい絶縁体領域が必要な場所に直接、印刷されます。小さい橋のように、新しい信号経路を既存の経路と交差して、それと接続されないように印刷できます。例として、デザインで DuPont InMold テクノロジーが使用されている場合、回路は、平坦なプラスティック基材上に印刷されます。それから、熱成形され、最終的な製品の形状に射出成形されます。

printed electronics を使用すれば、リジッド繊維ガラスのプリント回路基板は必要ありません。その代わり、回路は直接、製品の一部として形成され、導体は、製品の表面の形状と輪郭に従います。使用材料が少なく無駄が無いので、多くの場合、printed electronics は、従来の PCB より費用対効果が高い方法になります。

デザインが印刷される基材は別として、printed electronics 製品の物理的な層はありません - 導電経路は、直接、基材上に印刷されます。デザイン上、互いに交差する経路が必要な場合、絶縁材料の小さい領域がその場所で印刷されます。これは、交差する十分な領域を考慮し、異なる信号間で必要な絶縁領域を作成できます。 

印刷プロセスを行うために必要な出力は、標準の出力フォーマット（例えば、ガーバー）を使用して生成されます。

出力には、以下のファイルが含まれます:

• 各導電印刷パス - 従来の PCB の銅箔配線層と基本的に同じ
• 各絶縁体印刷パス - 絶縁体領域は印刷されるので、それらの形状も、出力ファイル（例えば、ガーバーファイル）で指定します

レイヤ構成の定義

これらの複数の印刷経路は、PCB エディタでどのように定義されているのでしょうか? printed electronics で、各印刷経路には出力ファイルが必要なため、絶縁層で分割された銅箔層として考えるのではなく、一連の印刷経路として考えます（各経路は、インクの導電層、または非導電層のいずれか）。

printed electronics デザインを作成するには、最初に新しい PCB を作成します (File » New » PCB)。

レイヤ構成マネージャで示すように、新しい PCB ではデフォルトで 2 つの銅箔層が絶縁層で分割されています。

新しい基板を、 ボタンを使用して、または Tools » Features » Printed Electronics コマンドを選択して Layer Stack Manager で printed electronics デザインとして設定します。

Printed Electronics 機能を有効にした時、絶縁層は削除されます。

これを行うと、2 つの銅箔層間の絶縁層は消えます。何故? なぜなら、printed electronics は各層ごとに出力ファイルが必要なためです。そのため、絶縁層は出力ファイルを生成するために使用されないので、使用しません。代わりに、非導電層が追加されます。パッチと呼ばれる絶縁形状は、信号経路が絶縁層上で互いに交差する必要がある層に手動、または自動で定義できます。

非導電層（絶縁パッチを定義）は、導電層間に挿入できます。
層の上、または下へ挿入; 層を上、または下へ移動; 層を削除するには、層上で右クリックします。Printed electronics では、Bottom Solder、または Bottom overlay を使用しません。これらは、削除しました。

層を追加したら、各層の材料のプロパティを設定します。

省略記号ボタンを使用して、各印刷層に使用する材料を選択します。

材料の選択

従来の PCB 設計や printed electronic 設計で使用する材料は、レイヤ構成マネージャの材料ライブラリで選択します。

レイヤ構成マネージャを開いた後、Tools » Material Library コマンドを使用して Altium Material Library ダイアログを開きます。

• 材料ライブラリには、導電層と非導電層の材料が含まれています。
• 新しい材料は、ライブラリで定義できます。ダイアログの下部にある New ボタンをクリックします。ユーザ定義の材料を作成する場合、ユーザ定義の材料ライブラリへ保存したり、ユーザ定義の材料ライブラリから読み込みできます。
• 特定の層の材料を選択するには、レイヤ構成マネージャでその層の Material セルにある、省略記号 () をクリックします。Select Material ダイアログが表示され、その層タイプに適切な材料のみ表示されます。必要な材料を選択し、OK をクリックします。

ネットの配線

• printed electronics デザインのネットは、Interactive Routing コマンドを使用して従来の PCB と同じ方法で配線します。
• 導電層の移行は、10 キーの + や - キー、またはショートカット Ctrl+Shift+マウスホイール を使用して行います。
• 配線中、レイヤを変更する時、ビアが追加されます。ビア プロパティは、Routing Via Style デザインルールによって決まります。

ビアは必要ですか?

配線中、ネットの接続を維持したり、押しのけ、またはドラッグして配線を修正する時、接続を管理するためにビアを配置する必要があります。ビアは、レイヤ間の接続に必要ありません。異なる層にある重なっているトラックは接続されていると見なされます。

必要に応じて、配線の厚さを設定できます（例えば、プリントアンテナのような構造とするために）。これを行うには、複数の配線を別の導電層上に重ねて配置します。

絶縁体形状の追加

ネットを配線したら、次のステップは、交差する異なるネットを分離するために必要な絶縁体領域を作成することです。

• 絶縁体形状は、非伝導層で定義します。それらは手動、または Dielectric Shapes Generator を使用して自動で作成できます。
• 手動形状は、アーク、ライン、フィル、リジョンから作成できます。リジョン オブジェクトは、その端でどんな形状も作成できるので、最も柔軟に利用できます。
• ソフトウェアには、自動の絶縁体形状ジェネレータも含まれています。ここでの概念は、導電層で、必要に応じて配線を最初に完了、ビアを配置して層間を切り換えることです（要件?）。
• 配線が完了したら、Tools » Printed Electronics » Generate Dielectric Patterns コマンドを実行して Dielectric Shapes Generator ダイアログを表示します。
• Dielectric Shapes Generator により交差が識別され、ダイアログの Layers 領域の設定に従って、絶縁体領域が追加されます。Select Dielectric Layer ドロップダウンで絶縁層を選択していない場合、絶縁体形状は、全ての交差箇所に作成されます。
• Auto モードでは、Clearance デザインルールの要件を満たすために絶縁体形状は自動で拡張されます。
• Use the Fill Gaps option to merge adjacent dielectric patches into larger patches.
• In Manual mode the generator builds a shape to match the shape formed by the crossed-over objects, then expands that shape out by the distance entered. Clearance constraint design rules are not considered in this mode, for example if two conductive pathways are within the distance allowed by the clearance constraint but do not cross over, no dielectric shape will be created in that location.

Net Connectivity and Design Rule Checks

Online DRC is not supported when the layerstack is configured as Printed Electronics because of the different logic used to define violation conditions; such as nets crossing on different layers being flagged as a short circuit. Once the routing is complete and the isolation patches have been defined, click the Run Design Rule Check button in the Design Rule Checker dialog (Tools » Design Rule Check) to perform a batch DRC.

Notes about net connectivity and Design Rule Checks:

• When a net needs to switch to another conductive layer, insert a via. This ensures that the track segments are correctly handled if the routing is dragged or pushed.
• Touching / crossing tracks that are on different layers, are considered connected. If they are in the same net this is not flagged as a broken net, if they are in different nets this is flagged as a short circuit.
• A dielectric shape is required to isolate touching / crossing tracks, this shape is placed on a non-conductive layer. The dielectric shape can be placed manually, or by the Dielectric Shape Generator. The dielectric shape must extend beyond the edges of the crossing tracks sufficiently to satisfy the applicable clearance constraint design rule.
• For a printed electronic design, design rule checks for short-circuits, clearance violations and unrouted nets behave as described below.

Short Circuit Design Rule

In a Printed Electronics design, when different nets cross over on different layers, they are flagged as a short circuit. These cross-overs are isolated by placing a dielectric patch on a non-conductive layer.

Clearance Design Rule

Net to net clearances are tested on all layers, not just the same layer.

Unrouted Net

Layer transitions do not require a via, the net analyzer will recognize that the net is not broken.