PCB Layout & High Speed Design using Altium Designer

Created: 11月 06, 2024 | Updated: 3月 20, 2025 | Applies to version: 25

注記

利用できる機能は、Altium 製品のアクセスレベルによって異なります。Altium Designer ソフトウェアサブスクリプションの様々なレベルに含まれる機能と、Altium 365 プラットフォームで提供されるアプリケーションを通じて提供される機能を比較してください。

ソフトウェアの機能が見つからない場合は、Altium の営業担当者に連絡して詳細を確認してください。

Altium Designerにおける高速設計 Copy Link Copied

高速プリント基板設計は、回路設計要件、デバイス技術、および製造材料と方法論のバランスを取りながら、コンポーネント間で信号を整合性を持って転送できるPCBを提供するプロセスです。

このページでは、高速ボードを成功裏に設計するためにAltium Designerで設定できるさまざまなオプションと設定について説明します。高速設計についてもっと学びたい場合は、高速PCB設計の重要要素をチェックしてみてください。

考慮すべき要素

高速信号を持つボードの配線プロセスでは、以下を管理する必要があります：

必要とされる終端コンポーネント
高速設計ルールを適用する必要がある信号の定義
制御インピーダンス配線のためのルートの機械的寸法
ボード材料の特性と寸法
レイヤースタック内のレイヤーの数量と配置
各高速信号のリターンパス
ビアの影響と設定
差動ペアの設定と配線
ルート長の設定と制御

プリおよびポストレイアウト信号整合性分析

設計プロセスの早い段階で、インピーダンスマッチングが必要な信号を特定し、コンポーネント配置プロセスが完了する前に追加の終端コンポーネントを含めることが重要です。出力ピンは通常低インピーダンスであり、入力ピンは通常高インピーダンスであるため、インピーダンスマッチングを達成するために設計に終端コンポーネントを追加する必要があります。

Altium Designerには、設計キャプチャフェーズとボードレイアウトフェーズの両方でアクセスできる信号整合性シミュレータが含まれており、プリおよびポストレイアウト信号整合性分析を実行できます（Tools » Signal Integrity）。信号整合性シミュレータは、トレースの計算された特性インピーダンスとI/Oバッファマクロモデル情報をシミュレーションの入力として使用して、配線されたボードの挙動をモデル化します。このシミュレータは、業界で実証されたアルゴリズムを使用して非常に正確なシミュレーションを生成する高速反射およびクロストークシミュレータに基づいています。

設計キャプチャとボード設計の両方が、回路図記号を関連するPCBフットプリント、SPICEシミュレーションモデル、および信号整合性マクロモデルにリンクする統合コンポーネントシステムを使用しているため、ボード設計の作成前に回路図キャプチャ段階で信号整合性分析を実行できます。ボード設計が存在しない場合、ツールは信号整合性シミュレータ内から、望ましい特性トレースインピーダンスなどの設計の物理的特性を設定することを許可します。このプリレイアウト設計プロセスの段階では、信号整合性シミュレータは特定の接続の実際の長さを決定できないため、ユーザー定義の平均接続長を使用して伝送線の計算を行います。意図されたボードの寸法を反映するようにこのデフォルトの長さを慎重に選択することで、設計の信号整合性パフォーマンスのかなり正確なイメージを得ることができます。

反射問題の可能性があるネットを特定し、追加の終端コンポーネントを回路図に追加することができます。これらのコンポーネントの値は、ポストレイアウト信号整合性分析が実行された後にさらに調整することができます。

信号整合性分析エンジンは、反射問題の可能性があるネットを特定するのに役立ちます。波形から直接測定を取ることができることに注意してください。

► コンポーネントのインピーダンスマッチング

についてもっと学ぶ信号整合性分析エンジンはシステム拡張機能としてインストールされます。インストールされている場合は、Extensions & Updatesビューのインストール済みリストに表示されます。現在インストールされていない場合は、Configureボタンをクリックしてインストールします。

Extensions add functionality to the design environment, they are managed in the Extensions & Updates view

► Altium Designerの拡張

高速信号の定義

メインページ： xSignalsを使用した高速信号パスの定義

ハイスピード設計は、回路基板の一つの点から別の点へのエネルギーの流れを管理する技術です。設計者として、あなたは注意を集中させ、この基板のこの点からあの点へ移動する信号に設計制約を適用する必要があります。ただし、あなたが焦点を当てているこの信号は、必ずしも単一のPCBネットではありません。この信号は、T分岐トポロジーで配線するつもりの設計におけるA0の一部分であり、A0の別の分岐があなたが注意を集中すべき別の信号である可能性があり、これら二つの信号のルート長を比較できる必要があります。また、その信号は経路にシリーズ終端コンポーネントを含む場合もあり（PCBエディタには一つのコンポーネントと二つのPCBネットとして表示されます）、その信号が差動ペアにある場合、その長さはそのペアの他の信号の長さと比較する必要があります。

これらの要件は、xSignalsとして知られる機能を使用して管理できます。xSignalは本質的にユーザー定義の信号経路です。ソースパッドとターゲットパッド（ワークスペースまたはPCBパネル内）を選択し、いずれかを右クリックしてその信号経路をxSignalとして定義します。xSignalを開始パッドと終了パッドでインタラクティブに定義するだけでなく、インテリジェントxSignals Wizardを実行することもでき、そのヒューリスティックにより、選択されたコンポーネント間に多数のxSignalsを迅速に設定するのに役立ちます。これらのxSignalsは、高速信号に対して設計ルールをターゲットにするために使用できます。ソフトウェアはこれらのxSignalsの構造を理解しており、例えば、終端コンポーネントを介して接続された複数のネットの全体の長さを計算することや、その終端コンポーネントを通過する距離を計算することができます。

PCBパネルにはxSignalモードが含まれており、xSignalsを確認・管理するために使用されます。パネルは信号の長さについてフィードバックを提供し、適用される設計制約を満たしている（黄色）または満たしていない（赤）xSignalsを強調表示します。下の画像では、CLK1差動ペアのxSignalの長さが適用されるマッチ長設計ルールで許可される長さ以上に異なっています。パネルには正確なポイント・ツー・ポイントの長さであるSignal Lengthも含まれています。パッド内のトラックやスタックされたトラックセグメントなどの従来の長さの不一致は解決され、信号長を計算するために正確なビアスパン距離が使用されます。

xSignals can be used to create user-defined signal paths, for rule definition and length calculations
PCBパネルのxSignalsモードを使用して、xSignalsを管理および調査します。細い線に注意してください。これは、シリーズコンポーネントを通る信号パスを示しています。 (画像提供：FEDEVELオープンソース、www.fedevel.com)

デバイスパッケージ内のピンの長さによって引き起こされる遅延は、ピンパッケージ遅延を定義することによってもサポートされています。

► xSignalsについてもっと学ぶ。

配線のプロパティを定義する

メインページ： 制御インピーダンス配線

従来、基板設計者は、幅の寸法を入力し、その層の銅の厚さを選択することで、配線の幅と厚さを定義していました。これで一般的には十分でしたが、電流が流れ、必要な電圧クリアランスが維持されることを確認するだけでよかったからです。このアプローチは、高速信号には不十分であり、これらの信号のインピーダンスを制御する必要があります。

制御インピーダンス配線は、特定のインピーダンスを提供するためにルートの寸法と基板材料の特性を設定することに関するものです。これは、適切なインピーダンスプロファイルを定義し、そのプロファイルを配線設計ルールの重要な高速ネットに割り当てることによって行われます。

インピーダンスプロファイルの定義

メインページ：制御インピーダンス配線のためのレイヤースタックの構成

インピーダンスプロファイルは、PCBエディタのLayer Stack Manager(Design » Layer Stack Manager)で定義されています。Layer Stack Managerは、回路図シートやPCB、その他のドキュメントタイプと同様に、ドキュメントエディタで開きます。

レイヤープロパティが設定されると、Layer Stack ManagerのImpedanceタブに切り替えて、単一または差動インピーダンスプロファイルを追加または編集します。

上層で配線された個々のネットのために定義された50Ωインピーダンスプロファイル、画像の上にカーソルを置くと、L3層の同じプロファイルの設定が表示されます。

インピーダンス計算は、Simberian社のSimbeor® SFS電磁信号整合性エンジンによって実行されます。Simbeor SFSは、モーメント法に基づいた高度な準静的2次元フィールドソルバーであり、収束、比較、および測定によって検証されています。Simbeor SFSエンジンは、信号層のリファレンス層としてポリゴンを使用することを含む、すべての現代的な基板構造と材料をサポートしています。

► 制御インピーダンス配線のためのレイヤースタックの設定について詳しく学ぶ

デザインルールの設定

配線インピーダンスは、ルートの幅と高さ、および周囲の誘電体材料の特性によって決まります。Layer Stack Managerで定義された材料特性に基づき、それぞれのインピーダンスプロファイルが作成されるときに必要な配線幅が計算されます。材料特性によっては、配線レイヤーが変更される際に幅が変わることがあります。この配線レイヤーを変更する際に幅を変更する必要は、PCB Rules and Constraints Editor（Design » Rules）で構成された適用可能な配線設計ルールによって自動的に管理されます。

ほとんどのボード設計では、制御インピーダンスで配線される特定のネットセットがあります。一般的なアプローチは、これらのネットを含むネットクラスまたは差動ペアクラスを作成し、次にこのクラスをターゲットにした配線ルールを作成することです。以下の画像に示されているように。

通常、Min、Max、およびPreferred Widthsは手動で定義され、それらをすべてのレイヤーに適用するために上部の制約設定で定義するか、レイヤーグリッドで各レイヤーごとに個別に定義します。制御インピーダンス配線の場合は、代わりにUse Impedance Profileオプションを有効にし、ドロップダウンから必要なインピーダンスプロファイルを選択します。これが完了すると、ルールのConstraints領域が変更されます。最初に気付くことは、設計ルールの利用可能なレイヤー領域がボードのすべての信号レイヤーを表示しなくなり、選択されたインピーダンスプロファイルで有効にされたレイヤーのみを表示するようになることです。Preferred Widthの値（および差動ペアのギャップ）は、各レイヤーに対して計算された幅（およびギャップ）を反映して更新されます。これらのPreferred値は編集できませんが、MinおよびMaxの値は編集でき、これらを適切な小さい/大きい値に設定します。

配線幅設計ルール

単一面ネットの場合、配線幅はRouting Width設計ルールによって定義されます。

インピーダンスプロファイルを使用することを選択した場合、利用可能なレイヤーとPreferred Widthsは選択したプロファイルによって制御されます。

差動ペア配線設計ルール

差動ペアの配線はDifferential Pair Routing設計ルールによって制御されます。

差動ペアの場合、利用可能なレイヤー、Preferred Width、およびPreferred Gapは選択したプロファイルによって制御されます。

►差動ペア配線についてもっと学ぶ

高速信号ルートのコーナーに関しては多くの議論があります。電子が90度のコーナーにぶつかったときに飛び出すことはないと一致していますが、従来の90度のコーナーはコーナーの対角線を通って広がっており、これはルートのインピーダンスを変更します。丸みを帯びたコーナーや45度のコーナーが好まれます - これらはPCBエディターのinteractive routerの標準機能です - 必要に応じて90度のコーナーはConvert Selected Tracks to Chamfered Pathコマンドを使用してマイター加工できます。このコマンドは選択したトラックセグメントを単一の領域オブジェクトに変換することに注意してください。

インピーダンスの選択

では、どのターゲットインピーダンスを選択するかですか？これは通常、使用されているロジックファミリーや技術の特性ソースインピーダンスによって決定されます。たとえば、ECLロジックには50Ωの特性インピーダンスがあり、TTLには70Ωから100Ωのソースインピーダンス範囲があります。50Ωから60Ωは多くの設計で使用される一般的なターゲットインピーダンスであり、差動ペアの場合、90Ωまたは100 Ωの差動インピーダンスが一般的です。インピーダンスが低いほど電流の消費が大きくなり、インピーダンスが高いほどEMIの放出の可能性が高くなり、その信号がクロストークを受けやすくなることを覚えておいてください。

100Ωの差動ペアは、同じ長さを持つ2つの50Ωの単一終端ルートとしても見ることができます。これは、ペア間の結合が発生し、それらが近づくにつれて強くなり、ペアの差動インピーダンスを減少させるため、完全に正確ではありません。100Ω の差動インピーダンスを維持するためには、各ルートの幅を減らすことができ、これによりペア内の各ルートの特性インピーダンスが数オームわずかに増加します。

ボードのプロパティの定義

メインページ： Layer Stack Management

ボードのレイヤーに使用される材料、その寸法、およびレイヤーが配置される順序と数は、すべてLayer Stack Managerで定義されます。ここで、最終ボードの製造に必要なさまざまなレイヤーを構成します。これには、銅信号層と平面層、銅を分離する誘電体層、カバーレイヤー、およびコンポーネントオーバーレイが含まれます。

すべての製造レイヤーはLayer Stack ManagerのStackupタブで定義されます。

Layer Stack Managerに入力された材料プロパティの詳細情報は、Layer Stack Tableおよびドキュメントに配置されたLayer Stack Legendにも含まれています。

また、Layer Stack ManagerでレイヤースタックアップをテンプレートとしてSaveし（Fileメニュー）、そのテンプレートを将来の設計にLoadすることもできます。

ビアの設定

メインページ： Defining the Via Types

このページの概要セクションで述べたように、ビアは信号配線のインピーダンスに影響を与え、高速設計において重要な考慮事項です。信号が見るインピーダンスに影響を与えるのは、長さ、穴の直径、ビアの土地面積だけでなく、ビアバレルの未使用部分もスタブとして機能し、信号の反射を引き起こす可能性があります。これを管理するために、ブラインド、埋没、µビア、スキップビアなど、さまざまな層間ビアスタイルを製造することができます。これらのビアタイプはすべてAltium Designerでサポートされています。

ビアはレイヤースタックの一部として定義されており、Layer Stack ManagerのVia Typesタブにあります。未使用のビアバレルのバックドリルもサポートされており、これらはLayer Stack ManagerのBack Drillsタブで定義されています（バックドリリング用にボードを構成する方法について詳しく学ぶ）。

製造可能なさまざまな種類のビアは、レイヤースタックマネージャーのビアタイプタブで定義できます。

高速度チャネル設計のためのAlteraアプリケーションノートAN529 Via Optimization Techniques for High-Speed Channel Designsを理解するために、定量的研究が実施されました。

この研究と他の参考文献を要約すると、ビアの影響を最小限に抑えるための以下のガイドラインが示されています：

信号ルートがビアに接続するビア環のサイズを小さくするために、App Noteは機械的にドリルで開けたビアの直径/穴サイズを20/10ミル（0.5/0.25 mm）にすることを提案しています。
接続されていない層の未使用の環状リング（NFPまたは非機能パッドとも呼ばれます）を削除します。これを行うには、Tools » Remove Unused Pad Shapesコマンドを使用します。
バイアバレルから隣接するプレーン層までのクリアランスを増加させてください。これはパワープレーンクリアランス設計ルールによって制御されており、アプリノートでは40ミルから50ミル（1.0から1.25 mm）を推奨しています。この変更により、これらのプレーン層のブロウアウトのサイズが増加することに注意してください。
信号経路が層変更を伴い、その結果復帰パスが別の層に切り替わる場合は、信号ビアに隣接して縫い目ビアを配置します。新しい基準面層が元の基準面と同じ電圧であれば、これらのプレーンは信号ビア（中心から中心まで）で35ミル（0.9 mm）以内で結合する必要があります。
信号経路に層の変更があり、新しい基準面層が異なる電圧である場合、信号ビアの隣にデカップリングコンデンサーを配置します。このコンデンサーは、運ぶ電圧に関係なく、2つの面の間で直接デカップリングします。この解決策は、ある面から別の面にノイズが結合される可能性があるため、戻り経路ループ面積を減少させるための最終手段としてのみ行うべきです。
スタブを介して取り除く（信号経路がビアにアクセスする層を超える余分な長さを介して）。これは、適切なブラインドビアと埋め込みビアを使用するか、製造中にビアバックドリリングを行うことによって行われます。

ビアの設計は、高速基板設計プロセスの重要な要素です。レイヤースタックアップを実現するために選択された製造プロセスによって、レイヤー間のビア接続オプションが決まります。つまり、ビアスタイルとレイヤースタックアップが定義される際には、製造プロセスとドリリングプロセスを選択しなければなりません。

PCBエディタはバックドリリング（制御深度ドリリングとも呼ばれる）をサポートしています。この機能は、基板の両側からのバックドリリングをサポートしており、バックドリルされた箇所はPCBパネルで簡単に確認でき、基板は3Dモードで表示されます。

制御深度ドリリングについてもっと読む。

高速信号のリターンパスの管理

設計において、高速信号ごとに良質なリターンパスが不可欠です。リターンパスが逸脱し、信号経路の下を流れない場合、ループが作成され、このループがEMIを生成し、その量はループの面積に直接関連しています。

電源プレーンの作成

電源プレーンは、平面層またはポリゴンで覆われた信号層のいずれかから作成できます。
信号レイヤー上のポリゴンを使用して電源プレーンを作成する:
信号レイヤーはLayer Stack Managerで追加され、既存のレイヤーを右クリックしてInsert layer aboveまたはInsert layer belowして新しい信号レイヤーを追加します。
- アクティブレイヤーとして平面レイヤーを選択した状態で、平面内の任意の場所をダブルクリックすると、ネットを割り当てることができるSplit Planeダイアログが開きます。
- ソフトウェアは、自動的に、Layer Stack Manager内のその層のPullback Distance列で指定された量だけ、ボードの端から飛行機のエッジを後退させます。その列が表示されていない場合は、既存の列見出しを右クリックして、Select Columnsコマンドにアクセスします。
- 平面レイヤーは、線を配置することで別々の領域に分割できます（Place » Line）。最初の線分を配置し始めた後にTabを押すことで、分割線の幅を設定できます。線分を基板の端から基板の端まで配置するか、島のために閉じた形状を作成します。ソフトウェアは分割線によって作成された別々の形状を自動的に検出し、各形状をダブルクリックしてネットに割り当てます。
信号層で多角形を使ってパワープレーンを作成する：
- 信号レイヤーはLayer Stack Managerで追加され、既存のレイヤーを右クリックしてInsert layer aboveまたはInsert layer belowして新しい信号レイヤーを追加します。
- 別々の電源ゾーンが必要な場合は、ポリゴンでレイヤー全体を覆ってからそれを切断する(Place » Slice Polygon Pour)ことが簡単です。切断線の配置を開始した後にTabを押してLine Constraintsダイアログを開き、そこで切断幅を設定します - この幅は切断アクションによって作成された2つのポリゴン間の距離になります。切断線はポリゴンの外側で開始し、ポリゴンの外側で終了する必要があります。
- ポリゴンを再構築するには、右クリックしてコンテキストメニューからPolygon Actions » Repour Selectedを選択します。
- ポリゴンは棚上げ（一時的に隠す）することもできます。右クリックしてPolygon Actionsサブメニューから該当するコマンドを選択します。コンポーネントや配線を移動する必要があるときにこの機能を使用します。
異なるネットを異なる色で表示すると、下の画像に示されているように役立ちます。これは回路図またはPCBで行うことができ、ネットに色を適用するについてもっと学ぶことができます。

最初の画像は3v3と5v0ゾーンに分割されたプレーンレイヤーです。二番目の画像は3v3ポリゴンと5v0ポリゴンを持つ信号レイヤーです。ネットの色が割り当てられ、ハイライトが有効になっています。

信号リターンパスとしてのプレーン

良質なリターンパスとは、以下の条件を満たすものです:

興味のある信号のリターンパスを提供するプレーン（信号に最も近いプレーン）の下の信号ルートに、ブレーク、分割、またはブローアウト（ビアやスルーホールピンによってプレーンに作成された穴）がないこと。
リターンパスの幅は、理想的には信号配線の幅の3倍、またはルートからプレーンまでの距離の3倍のいずれか小さい方です。最大の電流密度は信号ルートの直下にありますが、ルートの両側のプレーンにも広がり、約95%がルート幅の3倍以内で流れます。この領域内のプレーンのブレークは、リターンパスのインピーダンスを増加させ、リターンパスの逸脱はループを作成します。信号の品質に対して、この増加したリターンパスインピーダンスは、信号パスのインピーダンスを増加させるのと同じくらい影響します。
ループの面積が最小化されています。一般に、ループの面積を減らすことが、配線された信号の長さを最小限にするよりも重要です。リターンパスがブローアウトに遭遇した場合は、利用可能なリターンパスに合わせて信号を再配線することを検討してください。
電源プレーンがリターンパスを提供している場合、リターンエネルギーは最終的にデカップリングキャパシタを通じてグラウンドに到達します。信号のソースピン近くにデカップリングキャパシタの位置を慎重に検討し、作成される任意のループのサイズを最小限に抑えてください。

分割および複数の電源およびグラウンドプレーンの管理

グラウンドプレーンは、特定の要件があり、それを定義および管理する方法を理解している場合を除き、分割すべきではないという一般的な合意があります。代わりに、コンポーネントは騒々しいコンポーネントを静かなコンポーネントから分離し、また、それらを使用する供給レールごとにコンポーネントをクラスタリングするように配置する必要があります。

電源およびグラウンドプレーンに関して念頭に置くべき他のポイントには以下が含まれます:

設計がグラウンドプレーンを部分的に分割することを要求する場合、そのエリアを横切る信号は、それらの下に分割がないゾーン（ブリッジ）を横切って配線されるべきです。
回路ノイズを最小限に抑えようとする場合、平面を分割するよりも追加の接地面を使用する方が良く、可能であれば各規制された電源の供給と接地レールのために平面層を含めるべきです。
設計に複数のレールが含まれており、それぞれが独自の電源面に分配されている場合は、各電源面が独自の接地面のみを参照することを確認してください。電源面が異なるレールの接地面と重ならないようにしてください。これにより静電結合が生じ、ノイズが一つの電源から別の電源へ移動することを可能にします。
隣接する平面が異なる電圧エリアに分割する必要がある電源平面である場合、適切なリターンパスを提供するために、2つの電圧エリアの間で直接デカップリングが必要になることがあります。

スプリットプレーンの視覚化

リターンパスを視覚的に確認する作業を助けるために、重要なルート経路の下でリターンパスをより簡単に検査できるように表示を設定できます。

Checking if signals travel over a split line as they traverse different voltage areas on the plane. The four highlighted nets cross a split in the VCC power plane, creating a split in the return path of those signals.

信号が平面上の異なる電圧領域を横断する際に分割線を越えて伝達されるかどうかを確認しています。強調表示された4つのネットは、VCC電源プレーンでの分割を横断し、これらの信号のリターンパスに分割を作成しています。

これを行うには：

各電力ネットに色を割り当て、ネットへの色の適用について詳しく学びましょう。
関連する信号層と平面層のみを表示するように層の表示を減らします。この層のセットはレイヤーセットとして保存でき、レイヤーセットの作成について詳しく学ぶことができます。
信号レイヤーに切り替え、興味のあるネットをCtrl+クリックしてハイライトします（複数のネットをハイライトするにはクリックしながらShiftを押します）。選択するのではなくハイライトする利点は、ハイライトが持続するため、他の場所をクリックしてもハイライトされたままであることです。現在のハイライトセットをクリアするにはShift+Cを押します。
ハイライトは、デザインスペース内の他のオブジェクトを暗くすることによって実現され、Dimmed Objectsレベルは、View ConfigurationパネルのMask and Dim Settingsセクションで設定されます。
プレーンレイヤーをアクティブレイヤーにしてください。

あなたのネットは際立ち、分割線やスルーホールパッドやビアによって作られた吹き出しのような、戻りパスにある分割や不連続性はより見やすくなります。

ポリゴンで覆われた両方のプレーン層と信号層は、供給レール層として使用できます。
信号が平面の分割を越えて不本意に配線されないようにするには、分割に沿って、キープアウトレイヤーにキープアウトを配置することができます。

リターンパスの途切れを検出する

リターンパス設計ルールにより、リターンパス内のブレークまたはネックを検出できます。リターンパス設計ルールは、ルールが対象とする信号の上または下にある指定されたリファレンス層において、連続した信号リターンパスを確認します。リターンパスはリファレンス信号層に配置されたフィル、領域、ポリゴンポアから作成することも、平面層としても可能です。

リターンパス層は、リターンパス設計ルールで選択されたImpedance Profileで定義された基準層です。これらの層は、信号の経路に沿って指定されたMinimum Gap（信号のエッジを超えた幅）が存在することを確認するためにチェックされます。High Speedルールカテゴリーに新しいリターンパス設計ルールを追加してください。

The return path layers are defined in the selected Impedance Profile, the path width (beyond the signal edge) is defined by the Minimum Gap.
リターンパスレイヤーは選択したImpedance Profileで定義され、パス幅（信号エッジを超えた部分）はMinimum Gapによって定義されています。

下の画像は、Minimum Gap設定0.1mmの信号NetXに対して検出されたリターンパスエラーを示しています。リターンパスエラーを特定するには、Preferencesダイアログ(画像を表示)でDRC Violation Display Styleを違反の詳細を表示するように設定し、違反のオーバーレイは表示しないようにすると、より簡単に見つけることができます。これを行うことで、違反したオブジェクト全体ではなく、規則に違反した正確な位置が強調表示されます。

小さなエラー、例えば上の画像の斜めトラックセグメントで強調表示されたセクションを検出しないようにするには、Advanced SettingsダイアログでPCB.Rules.ReturnPathIgnoreArea設定を構成します。デフォルトでは、< 10 sq milsのエリアが無視されます。

リターンパスのビアチェック

この機能は、Advanced SettingsダイアログでPCB.Rules.CheckReturnPathViaオプションが有効になっているときに利用可能です。

高速信号が一つの基準平面から別の基準平面に移行する際には、その平面間でリターン信号を伝達するためのリターンビアも必要です。特定の距離内にそのようなビアが存在するかどうかを確認するために、Max Stitch Via Distanceオプションを使用して、対象の信号のビアから指定された距離内にリターンパスビアが存在すべきかをReturn Path design ruleで定義します。リターンパスビアは、対応するインピーダンスプロファイルで定義された基準レイヤーに接続を提供する必要があります。

ルールでMax Stitch Via Distanceが定義されている場合、指定された距離内にリターンパスビアの存在がBatch DRCの一部としてチェックされます。

最大ステッチビア距離制約違反の例です。ここでは、ネットDQS4R_Nのビアに指定された距離でリターンパスビアがありません。

差動ペアの設定と配線

メインページ： 差動ペア配線、制御インピーダンス配線

差動ペアの定義は、回路図キャプチャ中または設計がボードレイアウトに転送された後に行うことができます。回路図上でペアを定義するための核心要件は、関連する各ネットのネット名の末尾に_Pまたは_Nを含めることです。差動ペアは、各ネットに Differential Pair directiveを配置するか、またはBlanket directiveに配置することによって回路図上で識別されます。Blanket指示は、囲まれた差動スタイルのネットラベルのセットをオーバーレイする場合に使用されます。

Example of how a Blanket directive can be used with a Differential Pair directive to target multiple nets

Blanketを使用して、複数のネットを差動ペアメンバーとして設定できます。

差動ペアの取り扱い：

PCBエディターでは、差動ペアエディターモードのPCBパネルで差動ペアを定義できます。差動ペアに適用される設計ルールを定義するプロセスを簡素化するために、それらをネットクラスまたは差動ペアクラスに割り当てることができます。これらはオブジェクトクラスエクスプローラーで定義されます。
制御インピーダンスで差動ペアを配線するには、Layer Stack Managerでインピーダンスプロファイルを作成します。制御インピーダンス配線についてもっと学びましょう。
差動ペア配線の特性は、差動ペア配線設計ルールによって定義されます。
差動ペアを配線するには、Interactive Differential Pair配線コマンドを使用します。どちらかの_Pまたは_Nパッドをクリックして配線を開始し、Spacebarを使用して利用可能な出口配線形状を切り替えます。配線の振る舞いは単一ネット配線と同じで、インタラクティブ配線のショートカットリストについてはShift+F1を押してください。ターゲットパッドに近づくにつれて、Ctrl+Clickを押してパッドまでの配線を完了します。

差動ペアの経験則：

差動ペアが効果的であるためには、長さのマッチングが重要であり、長さを25ミル（0.635mm）以内に合わせる必要があります。もう一つの経験則としては、長さを信号立ち上がり時間の20％以内に合わせることがあります。差動ペアは、ペアのもう一方のメンバーを通じてリターンエネルギーが流れるために機能します。長さが一致しないほど、最も近い平面層を通じてリターンエネルギーが流れる量が増えます。
ペアメンバーが障害物のどちらかの側を配線する際の結合の不連続性は、インピーダンスを増加させます。結合の不連続性によるインピーダンスの変化量を減らすために、全体のペアをより緩い結合（例えば2 x 信号ルート幅）で配線する方が良い場合があります。
攻撃的なルートを遠ざけ、特に表面層では、潜在的な攻撃ネットに対して信号ルート幅の3倍のクリアランスを目指します。
一般的なルールとして、他の信号とのペア間クリアランスを信号ルート幅の2倍にすることを目指します。
同じ層のグラウンドポリゴンを少なくとも信号ルート幅の3倍離してください。
ビアや結合の不連続性によって導入される反射は、制御インピーダンス配線を通じて管理され、これには信号パスの下に連続した基準平面が必要です。
クロストークへの免疫を向上させるために、信号層と平面の分離を減らします。

ルート長の制御と調整

メインページ： 長さ調整、長さ設計ルール、マッチした長さの設計ルール

ボード上の高速信号を管理するための主要な要件は、それらのルート長を制御し調整することです。

絶対長さはLengthデザインルールによって監視され、相対経路長はMatched Lengthデザインルールによって監視されます。
現在のネットの長さと、それに適用される設計ルールへの準拠は、下のようにNetsモードのPCBパネルでチェックできます。
長さルールおよび/または一致した長さルールが定義されている場合、インタラクティブ配線や長さ調整中に長さ調整ゲージ（Shift+G）を表示することで長さを監視できます。
デバイスパッケージ内のピンの長さによって引き起こされる遅延はサポートされています。詳細については、ピンパッケージ遅延について参照してください。
経路にシリアルコンポーネントを含むネットは、xSignalsを定義することによって管理されます。

デザインルール

Managing the Overall Route Lengths - ネットまたはネットのセットの全体的なルート長は、Lengthデザインルールによって監視されます。長さデザインルールには、最小および最大の許容長さがあり、信号長が許容される最小値よりも小さい場合は、PCBパネル（Netsモード）で黄色で強調表示され、許容される最大値よりも大きい信号長は赤で強調表示されます。
Managing the Relative Route Lengths - 一連のネットの相対的なルート長は、Matched Lengthデザインルールによって監視されます。一致した長さ設計ルールには許容誤差があり、ターゲットネットの中で最も長いルートを基準長として使用します。パネル内の信号長の黄色のハイライトは、この信号の長さが最も長いルートの長さから許容誤差を引いた値よりも短いことを示します。赤のハイライトは、この信号の長さが最も長いルートの長さよりも大きいことを示します。

これら二つのルールの設定がデザインに同時に存在する場合にどのように解決されるかを理解するには、長さ調整のページを参照してください。

ルート長の監視

現在のルートの長さはPCBパネルのNetsモードに表示され、配線するにつれて更新されます。ターゲットの長さに近づくと、Routed長の値は黄色になり、超過すると赤くなります。

長さルールおよび/または一致した長さルールが定義されている場合、長さ調整ゲージを表示することで、インタラクティブな配線や長さ調整中に長さを監視できます。配線中は、Shift+Gショートカットを使用してゲージの表示を切り替えることができます。

ゲージはスライダーの上に現在のルート長を数字で表示し、スライダーは推定長を示します。長さ調整中はEstimated Length = Current Routed Lengthとなります。対話型配線中にゲージを使用している場合、Estimated Length = Routed Length + distance to target (length of connection line)となります。

The Gauge settings are calculated from the constraints defined by the applicable rules. ゲージ設定は、適用される規則によって定義された制約から計算されます。

ゲージの最小値（ゲージの左端）は45（MinLimit）です。
ゲージの最大値（ゲージの右端）は48（MaxLimit）です。
左の黄色いバー（MinLimit）は46.58です。
右側の黄色いバー（最低のMaxLimit）は47.58です（上の画像では緑のバーによって隠されています）。
緑のバー（TargetLength）は47.58で、これはセット内の最長ネットのルート長であり、MaxLimitと等しいです。
緑のスライダーと重ねられた数値（現在のルート長）は47.197です。

ルートの長さを調整する

ルートの長さは、配線が完了した後、Interactive Length TuningコマンドまたはInteractive Diff Pair Length Tuningコマンド（Routeメニュー）を使用して調整できます。これらのコマンドは、3つの形状のいずれかを選択して配線にアコーディオンセクションを追加します。

適用可能な長さルールと一致した長さルールがある場合、長さ調整ツールはこれらの両方のルールを考慮し、最も厳しい制約のセットを特定します。したがって、長さルールによって指定された最大長が一致した長さルールによって設定された最長長よりも短い場合は、長さルールが勝ち、その長さが調整中に使用されます。

どのルールが適用されているかを確認したり、長さ調整中にアコーディオンのプロパティを変更するには、下記のようにプロパティパネルのInteractive Length Tuningモードを開くためにTabキーを押します。Target Lengthに注意してください。これは適用される最も厳格なルール設定のMax Limitです。

Press Tab during length tuning to open the panel in Interactive Length Tuning mode, where you can select the target length mode and adjust the accordion parameters.
長さ調整中にTabを押すと、Interactive Length Tuningモードのパネルが開き、ターゲット長さモードを選択し、アコーディオンパラメータを調整できます。

ネットの長さを調整するには、コマンドを実行した後、ネットの長さに沿ってどこでもクリックします。カーソルを移動させることでルートの経路に沿って動き、調整セクションが追加されます。調整セクションは、適用される設計ルールによって定義された長さの要件が満たされるまで追加され続けます。カーソルが調整アコーディオンの範囲外に移動すると、アコーディオンの形状は消えます - カーソルがアコーディオンの形状の範囲内に戻ると、再び現れます。

► 長さ調整についてもっと学ぶ

長さと長さのマッチングルールは、ネット、差動ペア、またはxSignalsに適用できます。系列コンポーネントや分岐ルーティングが含まれる場合、xSignalsは理想的です。PCBパネルのxSignalsモードは、各xSignalの現在のルーティングされた長さを表示します。

► xSignalsについてもっと学ぶ

結論 Copy Link Copied

すべての高速設計に適用される普遍的なルールセットを導出することは不可能ですが、高速設計で成功するために役立つ良好な設計手法に従うことは可能です。業界の専門家による実践的で人気のある高速設計のトレーニングコースがいくつかあります。以下のリンクを使用して、詳細を学び、専門的なトレーニングオプションを調査してください。