高速设计

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Altium Designer高速设计

高速印制电路板设计是一个平衡电路设计要求、器件技术、制造材料和方法的过程，旨在提供一个具备在元件之间完整传输信号能力的PCB。

需要考虑的要素

使用高速信号对电路板进行布线时，需要对以下内容进行管理：

• 可能需要的终端元件
• 需要应用高速设计规则的信号定义
• 布线的机械尺寸——用于受控阻抗布线
• 电路板材料的特性和尺寸
• 层堆栈中的层数和布置情况
• 每个高速信号的返回路径
• 过孔的影响和配置
• 差分对的配置和布线
• 布线长度的配置和控制

布局前和布局后的信号完整性分析

应在设计过程的早期，确定可能需要阻抗匹配的信号，以确保可在完成元件放置过程之前，将额外的终端元件纳入。由于输出引脚通常为低阻抗，而输入引脚通常为高阻抗，因此可能需要在设计中添加终端元件以实现阻抗匹配。

我们可以在设计过程中的设计输入和电路板布局阶段，对Altium Designer中的信号完整性仿真器进行访问，以确保能够进行布局前和布局后的信号完整性分析（Tools » Signal Integrity）。信号完整性仿真器通过将导线的计算特性阻抗和I/O缓冲器的宏观模型信息用作仿真输入，对已布线电路板的行为进行建模。该仿真器以Fast Reflection和Crosstalk仿真器为基础，使用业界公认的算法进行高精确仿真。

由于设计输入和电路板设计均使用一套集成式元件系统，将原理图符号与相关PCB封装、SPICE仿真模型和信号完整性宏观模型联系起来，因此在创建电路板设计之前的原理图输入阶段，即可以实施信号完整性分析。当没有电路板设计时，可以借助该工具在信号完整性仿真器中设置设计的物理特性（例如，所需特征线阻抗）。由于在该布局前阶段，信号完整性仿真器无法确定特定连接的实际长度，因此其使用用户自定义的平均连接长度来进行传输线计算。通过仔细选择该默认长度，反映预期电路板尺寸，即可以对设计的潜在信号完整性性能有一个较准确的了解。

我们可以在进行电路板布局之前，识别出存在潜在反射问题的网络，并将额外的终端元件添加到原理图中。在进行布局后信号完整性分析后，即可以进一步调整这些元件的数值。

Signal Integrity分析引擎有助于识别存在潜在反射问题的网络。请注意，可以从波形中直接进行测量。

► 了解关于Impedance Matching the Components的更多信息

高速信号的定义

主要文章: Defining High-Speed Signal Paths with xSignals, xSignal Wizard

高速设计旨在对从电路板上一个点到另一个点的能量流动进行管理。作为设计者，您需要专注于电路板上不同点位之间传输的信号，并将设计约束应用到该信号上。但您所关注的信号不一定是一个单一PCB网络。该信号可能是设计中A0的一个分支，您有意使用T型分支拓扑结构进行布线，而您同样需要关注作为A0另一个分支的另一个信号，并且能够对比这两个信号的布线长度。或者信号路径中可能包括一个串联终端元件（PCB编辑器将其视为一个元件和两个PCB网络），并且如果该信号在一个差分对内，则需要将其长度与该差分对内另一个信号的长度进行比较。

您可以使用xSignals功能，对这些要求进行管理，其中xSignal本质上是一条用户自定义的信号路径。您可以在选中源焊盘和目标焊盘（在工作区或PCB面板中）后，右键单击其中一个，将该信号路径定义为一个xSignal。除了通过按照起始和终止焊盘对xSignal进行交互式定义外，您还可以运行智能xSignals Wizard，以借助其启发式方法在选中的元件之间快速建立大量xSignal。然后，使用这些xSignals，针对高速信号制定目标设计规则。该软件了解这些xSignals的结构；例如，计算通过一个终端元件连接的多个网络的总长度，以及通过该终端元件的距离。

PCB面板包括一个用于检查和管理xSignals 的xSignal模式。该面板还提供关于信号长度的反馈，高亮显示接近满足（黄色）或不满足（红色）相关设计约束的xSignals。在下图中，CLK1差分对的xSignal长度差，超过了相关Matched Length设计规则的允许值。该面板包括Signal Length，而该长度为准确的点对点长度。常规长度不一致问题（例如，焊盘内线路和堆栈线路段）均已得到解决，并且准确的过孔跨度距离被用于计算Signal Length。

我们可以使用PCB面板的xSignals模式，对xSignals进行管理和调查。请注意该细线；其表示通过串联元件的信号路径。
（图片来源：FEDEVEL Open Source，www.fedevel.com）

定义布线属性

主要文章: Controlled Impedance Routing

电路板设计者通常将通过输入宽度尺寸并为该层选中铜厚度，对布线宽度和厚度进行定义。这样操作一般足以满足要求，因为您仅需要确保其可携带电流，并保持必要的电压间距。但该方法对于您设计中的高速信号是不够的，而对于这些信号，您需要控制其布线的阻抗。

Controlled Impedance布线是指通过配置布线尺寸和电路板材料属性，提供特定阻抗。为此，需要定义一个合适的阻抗剖面，然后在布线设计规则中将该曲线分配给关键高速网络。

阻抗定义

主要文章: Configuring the Layer Stack for Controlled Impedance Routing

阻抗将在PCB编辑器的Layer Stack Manager中进行定义（Design » Layer Stack Manager）。Layer Stack Manager将与原理图、PCB和其他文档类型相同的方式，在文档编辑器中打开。

在完成层属性配置后，即可切换到Layer Stack Manager的Impedance选项卡，以添加或编辑单阻抗或差分阻抗。

为在顶层布线的单个网络定义的 50Ω 阻抗配置，将光标悬停在图像上以显示层 L3 的相同设置。

配置设计规则

布线阻抗取决于布线宽度和高度以及周围电介质材料的特性。系统将在创建每个阻抗配置时，根据Layer Stack Manager中定义的材料属性，计算出所需的布线宽度。根据材料属性，宽度可能会随着布线层的改变而改变。该在更改布线层时更改宽度的要求，将按照PCB Rules and Constraints Editor（Design » Rules）中配置的相关布线设计规则进行自动管理。

对大多数电路板设计而言，将有一组特定的网络需要使用受控阻抗进行布线。通常，我们需要创建一个包括这些网络的网类或差分对类，然后创建一个适用于该类的布线规则，如下图所示。

通常您需要手动定义Min、Max和Preferred Widths，并在上层约束设置中将其应用于所有层；或者在层栅格中针对每个层单独定义。对于受控阻抗布线，您还可以启用Use Impedance Profile选项，然后在下拉菜单中选中所需的阻抗配置。完成上述操作后，规则的Constraints区域将发生变化。您首先会发现，设计规则的可用层区域将不再显示电路板上的所有信号层，而仅显示在所选阻抗配置中启用的层。Preferred Width值（和差分对间距）将更新，以反映针对每个层计算的宽度（和间距）。这些Preferred值无法进行编辑，但Min值和Max值均可以进行编辑，以将这些值设置为合适的小/大值。

布线宽度设计规则

对于单面网络，布线宽度将按照Routing Width设计规则进行定义。

在选择Use an Impedance Profile后，可用层数和Preferred Width均将由所选中的配置情况来控制。

差分对布线设计规则

差分对布线将按照Differential Pair Routing设计规则进行控制。

对于差分对，可用层数、Preferred Width和Preferred Gap均将由所选中的配置情况来控制。

► 了解关于Differential Pair Routing的更多信息

阻抗的选择

那么我们如何知道需要选择多少目标阻抗呢？目标阻抗通常取决于当前逻辑系列或技术的特征源阻抗。例如，ECL逻辑的特性阻抗为50Ω，而TTL的源阻抗范围为70Ω～100Ω。在许多设计中，通常将目标阻抗设定为50Ω～60Ω，而对差分对而言，差分阻抗通常为90Ω或100Ω。请记住，阻抗越低，电流消耗越大，阻抗越高，越易产生电磁干扰，且信号越易受到串扰影响。

还可以将一个100Ω的差分对，视为两个具有相同长度的50Ω单端布线。这并不完全正确，因为该差分对之间可能发生耦合，且随着其间距的缩小，耦合强度越来越高，从而降低该差分对的差分阻抗。为了保持100Ω的差分阻抗，可以减少每条布线的宽度，从而使该差分对的特性阻抗增加几欧姆。

电路板属性定义

主要文章: Layer Stack Management

电路板中各层材料、尺寸以及各层数量和布置顺序，均将在Layer Stack Manager中进行定义。您可以在此处，对制作最终电路板所需各层进行配置，包括铜信号层、平面层、铜层分隔电介质层、覆盖层和元件叠加层等。

所有制作层均在Layer Stack Manager的Stackup选项卡中进行定义。

过孔配置

主要文章: Defining the Via Types

正如本文概述部分所提到的，过孔可能影响信号布线的阻抗，并且是高速设计中的一个关键考虑因素。除了会影响信号阻抗的长度、孔径和过孔面积外，过孔筒的任何未使用部分均可能成为引起信号反射的残段。为解决该问题，可以制作各种层间过孔样式，包括Blind、Buried、µVia和Skip Vias。这些过孔类型均受Altium Designer支持。

过孔被定义为Layer Stack Manager内Via Types选项卡中层堆栈的一部分。系统同样支持对未使用的过孔筒的背钻，但将在Layer Stack Manager的Back Drills选项卡中进行定义（了解关于如何针对背钻进行电路板配置的更多信息）

所有可以制作的过孔类型，均可以在Layer Stack Manager的Via Types选项卡中进行定义。

我们已进行定量研究，以了解过孔的影响，例如Altera应用注释AN529 Via Optimization Techniques for High-Speed Channel Designs。

我们通过总结该研究和其他参考资料，得出了以下指导方针，以帮助尽量减少过孔的影响：

• 缩小信号布线与过孔相连的过孔圆环尺寸，其中App Note建议将机械钻孔的过孔直径/孔径设定为20/10密耳（0.5/0.25毫米）。
• 去除层上过孔未连接的未使用圆环（亦被称Non-Functioning Pad，即NFP）。我们可以使用Tools » Remove Unused Pad Shapes命令，完成该操作。
• 增加过孔筒与相邻平面层之间的间距。应按照Power Plane Clearance设计规则，对该间距进行控制，其中App Note建议将该间距设定为40～50密尔（1.0～1.25毫米）。请注意，间距的增加，将导致平面层中烧蚀孔的尺寸增大。
• 每当信号布线发生层更改，从而导致返回路径切换到另一层时，即需要在信号过孔旁边放置缝合过孔。如果新的参考平面层与原参考平面层的电压相同，则需要以35密耳（0.9毫米）的信号过孔间距（中心距），通过过孔将这些平面层绑定在一起。
• 当信号布线发生层更改，且新的参考平面层具有不同电压时，我们需要在信号过孔附近放置去耦电容。该电容将在2个平面之间直接去耦，而无需考虑其所携带的电压。请注意，该解决方案可能会导致噪声从一个平面耦合到另一个平面，因此该解决方案只能作为减少返回路径环路面积的最后手段使用。
• 去除过孔残段（超出信号布线进入过孔一层的额外过孔长度）。为此，我们可以使用合适的盲埋孔，或者在制造过程中进行过孔背钻。

高速信号返回路径的管理

高质量的返回路径对于设计中的每个高速信号均必不可少。每当返回路径出现偏差，且信号未按信号布线流动时，即会产生一个可能引起电磁干扰的环路，且电磁干扰量与环路面积直接相关。

电源层创建

• 可以通过平面层或多边形铺铜覆盖的信号层，创建电源层。
• 通过平面层，创建电源层：
  • 在Layer Stack Manager中添加平面层时，右键单击现有层，并执行Insert layer above或Insert layer below操作，以添加一个新的平面层。
  • 将平面层选为活动层，双击平面内的任何位置，以打开Split Plane对话框，并在该对话框中进行网络分配。
  • 软件将按照Layer Stack Manager中该层Pullback Distance栏内规定的量，把平面边缘从电路板边缘处自动拉回。如果该栏不可见，则可以右键单击现有栏标题，以进入Select Columns命令。
  • 可以通过放置分隔线（Place » Line），将一个平面层分隔为不同区域。在开始放置第一条分隔线段后，按Tab键，完成分隔线宽度设置。将分隔线段放置在板边缘之间，或者针对一个island创建一个封闭形状。软件将自动检测由分隔线创建的独立形状，双击每个形状，即可将其分配给一个网络。
• 通过信号层的多边形铺铜，创建电源层：
  • 在Layer Stack Manager中添加信号层时，右键单击现有层，并执行Insert layer above或Insert layer below操作，以添加一个新的信号层。
  • 如果需要单独的电源区，则仅需用一个多边形铺铜覆盖整个层，然后再进行切片（Place » Slice Polygon Pour）。在开始放置切片线后，按Tab键，打开Line Constraints对话框，并在该对话框中，设置切片宽度——该宽度将作为切片动作创建的两个多边形铺铜之间的间距。切片线必须从多边形铺铜外开始，并在多边形铺铜外结束。
  • 如需重新进行多边形铺铜，请右键单击并从上下文菜单中选择Polygon Actions » Repour Selected。
  • 还可以通过右键单击并从Polygon Actions子菜单中选择相关命令，将多边形铺铜搁置（暂时隐藏）。当您需要移动元件和布线时，请使用该功能。
• 该功能将有助于以不同颜色显示不同网络，如下图所示。我们可以在原理图或PCB上完成上述操作，以了解关于Applying Color to the Nets的更多信息。

  第一张图片所示为一个分隔为3v3和5v0个区域的平面层；第二张图片所示为一个包含一个3v3多边形铺铜和一个5v0多边形铺铜的信号层。网络均已分配颜色，并启用高亮显示。

信号返回路径的平面

优质返回路径具备以下特征：

• 在提供返回路径的平面（最靠近相关信号的平面）上，信号布线项下未出现断点、分隔点或烧蚀孔（即，由过孔或通孔引脚在平面上产生的孔）。
• 返回路径的宽度最好是信号布线宽度的3倍，或布线与平面之间距离的3倍，以小者为准。尽管最大电流密度出现在信号布线的正下方，但其还将扩散至布线两侧的平面，其中约95%的电流将在3倍布线宽度范围内流动。该区域内的平面断点具有增加返回路径阻抗的作用，且返回路径发生任何偏差均会产生环路。就信号完整性而言，返回路径阻抗的增加对信号质量的影响，与信号路径阻抗的增加对其产生的影响同样显著。
• 已将环路面积最小化。缩小环路面积通常比降低布线信号长度更加重要。如果返回路径遇到烧蚀孔，则应考虑对信号进行重新布线，以适应可用的返回路径。
• 当电源层提供返回路径时，返回能量将通过去耦电容器最终到达地面。我们需要仔细考虑去耦电容器在信号源引脚附近的位置，以最大程度减少产生的任何环路尺寸。

管理分隔及电源层和接地层

人们普遍认为，除非有特殊要求，并且您了解如何对接地层进行定义和管理，否则不应将接地层进行分隔。而应通过元件布置，将噪音元件与安静元件分开，并按照元件使用的供电导轨对其进行分组。

关于电源层和接地层的其他要点包括：

• 如果设计要求将接地层部分分隔，则横穿该区域的信号均应布线通过桥架（即，下方未分隔区域）。
• 如需将电路噪声降至最低，则最好使用额外的接地层，而不是对平面进行分隔，且各稳压电源的供电导轨和接地导轨均应纳入平面层。
• 如果设计包含多条导轨，且每条导轨均分布在各种单独的平面上，则需确保每个电源层均仅参考自己的接地层。不得使一个电源层与不同导轨的接地层重叠（参考）。否则，将产生电容耦合，从而导致噪声从一个电源传到另一个电源。
• 如果相邻平面是一个必须分隔为不同电压区域的电源层，则您可能需要在两个电压区域之间直接进行去耦，以提供一条合适的返回路径。

平面分隔的可视化

为了便于完成返回路径的可视化检查任务，您可以进行显示配置，以确保能够更加轻松地检查关键布线路径项下的返回路径。

检查信号在穿越平面上不同电压区域时是否通过分隔线。四个高亮显示的网络 穿过VCC电源层的分隔点，从而在这些信号的返回路径中产生了一个分隔点。

为此，需要：

• 向每个电源网络分配一种颜色，并了解关于Applying Color to the Nets的更多信息。
• 减少层的显示内容，以仅显示相关信号层和平面层。可以将该层集保存为Layer Set，并了解关于创建层集的更多信息。
• 切换至信号层，按Ctrl键，同时单击相关网络，以将其高亮显示（单击时，按Shift键以高亮显示多个网络）。与选中相比，高亮显示的好处是后者更具持久性，因此当您单击其他位置，其将保持高亮显示，按Shift+C键可以清除当前高亮显示集。
• 可以通过调暗工作区的其他对象，实现对特定对象的高亮显示，可以在View Configuration面板的遮Mask and Dim Settings设置部分，设置Dimmed Objects的级别。
• 将平面层设定为活动层。

网络将突出显示，且任何位于返回路径中的分隔点或间断点（通孔焊盘和过孔产生的分隔线或烧蚀孔），会更容易看到。

返回路径中断点的检测

返回路径中的断点或瓶颈均可以按照Return Path设计规则进行检测。请按照Return Path设计规则，检查此规则所针对的信号上方或下方的指定参考层内，是否有连续的信号返回路径。返回路径既可以通过在参考信号层上放置填充、区域和多边形铺铜创建，亦可以作为一个平面层创建。

返回路径层是指在按照Return Path设计规则所选中Impedance Profile中定义的参考层。通过对其进行检查，确保沿信号路径存在指定的Minimum Gap（超出信号边缘的宽度）。在High Speed规则类别中，添加一条新的Return Path设计规则。

返回路径层将在所选中Impedance Profile中进行定义，而路径宽度（超出信号边缘）将由Minimum Gap进行定义。

下图所示为当Minimum Gap设置为0.1毫米时，从信号NetX中检测到的返回路径错误。在Preferences对话框中，将DRC Violation Display Style配置为显示Violation Details，而不是Violation Overlay（显示图片），有助于定位Return Path错误。完成上述配置后，屏幕将高亮显示规则失效的确切发生位置，而不显示整个违规对象。

差分对的配置和布线

主要文章: Differential Pair Routing, Controlled Impedance Routing

我们既可以在原理图输入过程中对差分对进行定义，亦可以在将设计转移至电路板布局后进行定义。在原理图中定义差分对的一个核心要求是，在每个相关网络的Net名称后面包括一个_P或_N。在原理图中对差分对进行识别时，可以在每个网络上或Blanket指令上放置一条Differential Pair指令，其中Blanket指令将覆盖一组封闭差分式Net Labels，如下图所示。

可以使用一条Blanket，将多个网络配置为差分对成员。

差分对操作：

• 在PCB编辑器中，我们可以在PCB面板的Differential Pair Editor模式下对差分对进行定义。为了简化定义适用于差分对的设计规则的过程，可以将其分配给将在Object Class Explorer中定义的Net Classes或Differential Pair Classes。
• 在对具有受控阻抗的差分对进行布线时，应在Layer Stack Manager中创建一个阻抗配置。了解关于Controlled Impedance Routing的更多信息。
• 差分对布线的属性将按照Differential Pair Routing设计规则进行定义。
• 在对差分对进行布线时，可以使用Interactive Differential Pair布线命令。单击_P或_N焊盘开始布线，然后使用Spacebar键在可用的出口布线形状之间进行切换。其布线行为与单一网络布线相同，按Shift+F1键即查看交互式布线的快捷键列表。在接近目标焊盘时，按Ctrl+Click键，即可完成到焊盘的布线。

差分对经验法则：

• 由于长度匹配对确保差分对有效至关重要，因此应在25密尔（0.635毫米）内保持长度匹配。另一条经验法则是，应确保在20%信号上升时间内长度匹配。差分对的工作原理为，返回能量通过差分对内的另一个成员流回，且长度匹配度越差，通过最近平面层返回的能量即越多。
• 耦合中出现间断点（例如，当差分对成员绕过障碍物的任何一侧时），将增加阻抗。因此，在对整个差分对进行布线时最好使用较松的耦合（例如，2倍信号布线宽度），以减少由耦合间断点引起的阻抗变化。
• 与干扰源布线保持距离，尤其是在表面层，旨在为潜在的干扰源网络预留3倍于信号布线宽度的间距。
• 通常，应确保差分对与其他信号保持2倍于信号布线宽度的间距。
• 确保同层接地多边形铺铜之间的间距至少为3倍信号布线宽度。
• 可以通过受控阻抗布线，对由过孔和耦合间断点引入的反射进行管理，为此，需要在信号路径下方设置一个连续的参考平面。
• 减少信号层与平面之间的分隔距离，以提高抗串扰性。

布线长度的控制和调整

主要文章: Length Tuning, Length design rule, Matched Length design rule

在电路板上管理高速信号的一个关键要求是对其布线长度进行控制和调整。

• 绝对长度可按照Length设计规则进行监控，而相对布线长度可按照Matched Length设计规则进行监控。
• 可在Nets模式下通过PCB面板，对一组网络的当前长度及其是否符合相关设计规则进行检查（如下图所示）。
• 如果定义了Length规则和/或Matched Length规则，则可在交互式布线或长度调整过程中，通过显示Length Tuning Gauge（Shift+G键）对长度进行监测。

• 支持由器件封装内引脚长度引起的延迟，如需了解更多信息，请阅读Pin Package Delay部分。

• 通过定义xSignals，对在其路径中包含串行元件的网络进行管理。

设计规则

• 管理 Overall Route Lengths - 可按照Length设计规则，对Overall Route Lengths（即，一个网络或一组网络的整体布线长度）的管理情况进行监控。Length设计规则规定了最小和最大允许长度，如果Signal Length小于最小允许值，则将（在Nets模式下）在PCB面板上以黄色高亮显示，如果Signal Length大于最大允许值，则将以红色高亮显示。
• 管理 Relative Route Lengths - 可按照Matched Length设计规则，对Relative Route Lengths（即，一组网络的相对布线长度）的管理情况进行监控。Matched Length设计规则规定了公差，并将目标网络组中的最大布线长度用作参考长度。如果在面板上以黄色高亮显示Signal Length，则表示该信号的长度小于最大布线长度减去公差。如果以红色高亮显示，则表示该信号的长度大于最大布线长度。

如需了解当设计中同时存在这两条规则时，如何解决他们的设置，请参考Length Tuning页面。

布线长度的监控

当前布线长度将在PCB面板的Nets模式中显示，并在布线时进行更新。当您接近目标长度时，Routed长度值会变为黄色，而当您超过目标长度时，会变为红色。

如果定义了Length规则和/或Matched Length规则，则可以在交互式布线或长度调整过程中，通过显示Length Tuning Gauge对长度进行监控。当您进行布线，请使用Shift+G快捷键，切换Gauge的开关。

Gauge将在滑块的上方以数字形式显示当前布线长度，而滑块将显示Estimated Length。在进行长度调整时，估计长度 = 当前布线长度；如果您在交互式布线过程中中使用了Gauge，则估计长度 = 布线长度+到目标的距离（连接线长度）。

Gauge设置将根据相关规则定义的约束条件进行计算。

• Gauge最小值（Gauge左侧边缘）为45（最低MinLimit）
• Gauge最大值（Gauge右侧边缘）为48（最高MaxLimit）
• 左侧黄色条带（最高MinLimit）为46.58
• 右侧黄色条带（最低MaxLimit）为47.58（在上图中，被绿色条带遮挡）
• 绿色条带（TargetLength）为47.58（集合中最长网络的布线长度，等于MaxLimit）
• 绿色滑块和叠加数值（当前布线长度）为47.197。

布线长度的调整

完成布线后，可以使用Interactive Length Tuning命令或Interactive Diff Pair Length Tuning命令（Route菜单）调整布线长度。这些命令将以三种可选形状，在布线中添加折叠段。

如果有适用的Length规则和Matched Length规则，则长度调整工具将考虑这两条规则，并制定出最严格的约束集合。因此，如果Length规则规定的最大长度小于Matched Length规则所针对的最长长度，则将以Length规则为准，并在调整过程中使用其长度。

如需查看当前规则，或者在长度调整过程中更改折叠段的属性，请按Tab键打开Properties面板的Interactive Length Tuning模式，如下图所示。请注意，此时Target Length为最严格适用规则设置的Max Limit。

在长度调整过程中按TAB键，可以打开面板的Interactive Length Tuning模式， 而在此模式下，您可以选择目标长度模式并调整折叠段参数。

如需调整一个网络的长度，请运行命令，然后单击网络长度的任何位置。沿布线路径移动光标，以调整添加的折叠段。继续添加调整段，直至满足相关设计规则定义的长度要求。如果光标移动到调整折叠段范围之外，则折叠形状将消失——当光标被移回调整折叠段范围之内时，折叠形状将重新出现。

总结

尽管无法得出一套适用于每项高速设计的通用规则，但遵循良好设计实践，将有助于您在高速设计中取得成功。众多行业专家提供了多种广受欢迎的实用高速设计培训课程。请使用以下链接了解更多信息，并对专项培训方案进行研究。

参考文献

本文作者衷心感谢以下行业专家所做工作，并将其作品总结于下。

Douglas Brooks的文章

• Microstrip Propagation Times
• Splitting Planes For Speed and Power
• Skin Effect
• Differential Trace Design Rules - Truth vs Fiction

Howard Johnson博士的文章

• Via Inductance
• 10 Layer Stack

Lee W. Ritchey的书籍和文章

• Right the First Time
• A Treatment of Differential Signaling and its Design Requirements
•  PCB laminates influence high-speed data rates, Part 1, Part 2

关于内部电路设计的文章——Barry Olney

• Differential Pair Routing
• The Plain Truth About Plane Jumpers
• Critical Placement
• Stackup Planning (Parts 1, 2 & 3)
• The Perfect Stackup

Best Practice in Circuit Board Design - Tim Jarvis RadioCAD Limited

PCB Layout - Learn EMC website

Keith Armstrong articles, EMC Information Centre（需要免费注册）

The Electronic Packaging Handbook - Glenn R. Blackwell

The Printed Circuits Handbook - Clyde Coombs 和 Happy Holden

The HDI Handbook - Happy Holden等人

Via Optimization Techniques for High-Speed Channel Designs - Altera Application Note AN529

High-Speed PCB Design Considerations - Lattice Semiconductor Application Note TN 1033 

Measuring a Signal's Flight Time - Chris Grachanen, EDN

The Future of HDI Via Structures, Power Delivery, and Thermal Management in Next Generation Printed Circuits - Tom Buck TTM Technologies